特許

J-GLOBAL ID：200903003390339245

半導体集積回路のレイアウト設計方法

発明者： 小西 重彰
出願人/特許権者： 松下電器産業株式会社
代理人 (4件)： 板垣 孝夫 ,  森本 義弘 ,  笹原 敏司 ,  原田 洋平
公報種別：公開公報
出願番号（国際出願番号）：特願2006-010553
公開番号（公開出願番号）：特開2007-193542
出願日： 2006年01月19日
公開日（公表日）： 2007年08月02日
要約：

【課題】配線寄生抵抗を考慮した配線を短時間で生成することができ、且つ電気的特性が良好な半導体集積回路を容易に得ることができる半導体集積回路のレイアウト設計方法を提供する。【解決手段】配線入力時に配線の寄生抵抗値をチェックして、その寄生抵抗値が許容配線抵抗値を超える場合は、対応する配線を変形することで寄生抵抗値を低減し、許容配線抵抗値を満たす配線を生成する。【選択図】図1

請求項１：

半導体集積回路をレイアウト設計する場合に、その設計作業の支援処理を実行する半導体集積回路のレイアウト設計方法であって、 レイアウトに対する許容配線抵抗値を指定する第1のステップと、 配線を入力する第2のステップと、 前記第2のステップにおいて入力された配線の情報から前記配線の寄生抵抗値を求める第3のステップと、 前記第3のステップで求めた配線寄生抵抗値が前記第1のステップで指定された前記許容配線抵抗値を超えていないか判定する第4のステップと、 前記第4のステップにおいて前記配線寄生抵抗値が前記許容配線抵抗値を超えていた場合に、前記配線寄生抵抗値が前記許容配線抵抗値以下になるように、配線形状を変形する第5のステップとを備える ことを特徴とする半導体集積回路のレイアウト設計方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (7件)：

G06F17/50 666L ,  H01L21/82 W ,  H01L21/82 B ,  G06F17/50 658H ,  G06F17/50 658M ,  G06F17/50 658V ,  G06F17/50 658U

Fターム (12件)：

5B046AA08 ,  5B046BA06 ,  5B046JA01 ,  5F064AA04 ,  5F064EE02 ,  5F064EE03 ,  5F064EE08 ,  5F064EE10 ,  5F064EE23 ,  5F064EE26 ,  5F064EE27 ,  5F064EE42

引用特許：

出願人引用 (1件)

• 特開平3-75876号公報。