特許
J-GLOBAL ID：200903003402844587
デバッグ装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-084911
公開番号（公開出願番号）：特開平7-295849
出願日： 1994年04月22日
公開日（公表日）： 1995年11月10日
要約：
【要約】【目的】 デバッグ装置を用いたデバッグ作業において、ユーザが応用プログラムの実行をブレークしたとき、デバッグ装置に接続された電気装置がデバッグ装置の不正な出力から保護されるようにする。【構成】 デバッグ作業において、評価用CPUがブレーク指令(条件)に応答して応用プログラムの実行を停止したとき、評価用CPUの入出力ポートの出力を、安全値を保持しているレジスタの出力あるいは割込処理による出力に素早く切換え、デバッグ装置に接続される電気装置の安全を図る。【効果】 評価用CPUが応用プログラムの実行を停止する際に、ユーザが予め設定した出力状態が評価用CPUの入出力ポートに設定されるので、ブレークによって、デバッグ装置に接続された電気装置に不具合な出力が供給されるという事態を回避することが可能となる。
請求項１：
電気装置の制御をマイクロコンピュータに実行させる応用プログラムのデバッグ作業を支援するデバッグ装置であって、前記電気装置を出力ポートに接続して前記応用プログラムを実行する評価用マイクロコンピュータと、前記評価用マイクロコンピュータが予め定められたプログラムステップを実行したときに前記評価用マイクロコンピュータに実行停止指令信号を供給するブレーク制御部と、前記応用プログラムとは別途に入力された前記電気装置への制御信号を保持する信号保持手段と、前記実行停止指令信号の不存在に応答して前記評価用マイクロコンピュータの出力を前記電気装置に中継し、前記実行停止指令信号の存在に応答して前記信号保持手段の出力を前記電気装置に中継する出力切換部と、を備えることを特徴とするデバッグ装置。
IPC (2件)：
G06F 11/22 310
, G06F 11/28
