キヤツシユメモリ装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-277480
公開番号（公開出願番号）：特開平5-120138
出願日： 1991年10月24日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】本発明は不良エントリを排除するとともに、正常エントリの利用効率を高め、ヒット率を向上させたキャッシュメモリ装置を提供することにある。【構成】不良エントリを識別するための記憶手段(107、108)、この記憶手段により該不良エントリが置換されることがないよう制御し、また、無効エントリが存在する場合には該エントリを優先的に置換するよう制御する制御手段(113)を設けることにより達成される。【効果】不良エントリを排除することができ、装置の歩留を向上することができる。無効エントリを優先的に置換でき、装置の利用効率を高め、ヒット率を向上することができる。

請求項（抜粋）：

データを記憶する複数のエントリからなるデータアレイと、該データに対応しそのアドレスの一部を記憶するタグアレイと、各エントリに記憶されるデータが有効であるか無効であるかを示す有効ビットアレイと、該タグアレイに記憶されたアドレスと外部から入力された検索アドレスとの一致を判定する比較回路とを具備し、該検索アドレスにより指定されるデータが前記データアレイ中に存在するか否かを判定し、存在する場合にはデータアレイ中の該当するデータを出力するよう動作するキャッシュメモリ装置であって、不良ビットを含む不良エントリを識別するための記憶手段を具備するとともに、この記憶手段により該不良エントリが置換されることがないよう制御し、また、無効エントリが存在する場合には該エントリを優先的に置換するよう制御する制御手段を具備したことを特徴とするキャッシュメモリ装置。

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