特許
J-GLOBAL ID：200903003431795951
複合半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-134586
公開番号（公開出願番号）：特開平6-350075
出願日： 1993年06月04日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】この発明は、ゲ-トに負バイアスを印加しなくても最大可制御電流を増加させることができる複合半導体装置を提供することを目的とする。【構成】第1の主表面22a を有するP+ 型シリコン基板22の上に第2の主表面23a を有するN- 層23を設け、このN- 層23の内に、前記第2の主表面23a に露出するようにP層24、26を設け、このP層24の内に、前記第2の主表面23a に露出するようにN+ 層25を設け、前記N- 層23の内に、前記P層24,26 相互に接触し且つ前記第2の主表面23a に露出するようにP型の領域37を設け、このP型の領域37の上にゲ-ト酸化膜35を介してゲ-ト電極27を設け、前記第1の主表面22a上に、前記P+ 型シリコン基板22と接触されたアノ-ド電極29を設け、前記第2の主表面23a 上に、前記N+ 層25、P層26と接触されたカソ-ド電極28を設けている。従って、最大可制御電流を増加させることができる。
請求項（抜粋）：
NPNトランジスタとPNPトランジスタとからなるサイリスタ構造であって、前記サイリスタのカソ-ドに接続されたNソ-ス、前記サイリスタのNベ-スに接続されたNドレイン及びゲ-ト電極から構成されたノ-マリ-オフ型のNチャネルエンハンスメントMOSFETと、前記サイリスタのカソ-ドに接続されたPソ-ス、前記サイリスタのPベ-ス及び前記ゲ-ト電極から構成されたノ-マリ-オン型のPチャネルデプレションMOSFETと、を具備することを特徴とする複合半導体装置。
IPC (2件)：
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