特許
J-GLOBAL ID：200903003450003080
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平5-146985
公開番号（公開出願番号）：特開平7-193193
出願日： 1993年05月25日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】 複数の出力回路が存在した場合にこれら相互間の干渉による誤動作を防止すること。【構成】 電源線VCC、VSS1 間に出力トランジスタQ1、Q2を直接接続し、出力トランジスタQ1の出力信号Dout の負方向のノイズに対する耐性を強くするトランジスタQ3を設けてある。トランジスタQ3の接地電位VSS2 は出力トランジスタQ2の接地電位VSS1 と別個にした。さらに、トランジスタQ3のゲ-ト・ソ-ス間にトランジスタQ3の静電破壊防止用の電圧クランプ素子Q4を接続する。
請求項（抜粋）：
正の高電位が印加される高電位電源手段(VCC)と、接地電位が印加される接地電位電源手段(VSS1 )と、該接地電位電源手段と所定インピ-ダンスによって接続された第2の接地電位電源手段(VSS2 )と、出力ノ-ド(Dout )と、前記高電位電源手段と前記出力ノ-ドとの間に接続された第1のNチャネルMOSトランジスタ(Q1)と、前記出力ノ-ドと前記第1の接地電位電源手段との間に接続された第2のNチャネルMOSトランジスタ(Q2)と、前記第1のNチャネルMOSトランジスタのゲ-トと前記出力ノ-ドとの間に接続され、前記第2の接地電位電源手段によってゲ-ト電位が制御される第3のNチャネルMOSトランジスタ(Q3)とを具備する半導体装置。
IPC (8件)：
H01L 27/04
, G11C 11/409
, H01L 21/06
, H01L 21/822
, H03K 5/02
, H03K 17/16
, H03K 17/687
, H03K 19/003
H01L 27/04 D
, H01L 27/06
, H03K 17/687
