特許

J-GLOBAL ID：200903003453314353

システムLSIのテストパターン作成方法,テストパターン作成装置,テスト方法及びテスト回路

発明者： 牛久保 政憲
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 亀谷 美明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-371925
公開番号（公開出願番号）：特開2003-172771
出願日： 2001年12月05日
公開日（公表日）： 2003年06月20日
要約：

【要約】【課題】 システムLSI上の機能回路ブロック(IP)のテスト時間を短縮するためのテストパターン作成方法,テストパターン作成装置,テスト方法,及び,テスト回路を提供する。【解決手段】 システムLSI上に組み込まれた複数の機能回路ブロックの各機能をテストするためのテストパターンを作成する方法であって,各IPに対して,パラレルアクセス手法と,シリアルアクセス手法と,必要によりさらにパラレル/シリアル混載アクセス手法とを組み合わせて使用し,LSIピンの未使用領域を減らすことによって総テスト時間を短縮したことを特徴とするテストパターン作成方法,及びこのように作成されたテスト方法。

請求項（抜粋）：

システムLSI上に組み込まれた複数の回路ブロックの各機能をテストするためのテストパターンを作成する方法であって,システムLSI上に組み込まれたテスト対象となる複数の回路ブロックの中から,パラレルアクセス手法によればテスト時間が最長となる回路ブロックを抽出するステップと;残りの回路ブロックの中から,LSIピン数の制限内で,前記テスト時間最長の回路ブロックと同時にパラレルアクセス手法によってテストすることが可能である回路ブロックを抽出し,この回路ブロックと前記テスト時間最長の回路ブロックとでテストグループを形成するステップと;もし残りの回路ブロックがあれば,それが無くなるまで前2ステップを順次繰り返すステップと;2番目以降に形成された前記テストグループの回路ブロックの中から,その直前のテストグループの未使用LSIピンを使用してテストすることが可能な回路ブロックを探し,もしあればその回路ブロックを直前のテストグループにも追加するステップと;もし残りのテストグループがあれば,それが無くなるまで前ステップを繰り返すステップと;を含んで構成され,各回路ブロックはパラレルアクセス手法によりテストすることを特徴とするシステムLSIのテストパターン作成方法。

IPC (3件)：

G01R 31/3183 ,  G01R 31/28 ,  H01L 21/66

FI (3件)：

H01L 21/66 Z ,  G01R 31/28 Q ,  G01R 31/28 Y

Fターム (12件)：

2G132AA15 ,  2G132AE11 ,  2G132AE23 ,  2G132AG11 ,  2G132AG14 ,  2G132AL09 ,  2G132AL26 ,  4M106AA01 ,  4M106AA04 ,  4M106AC07 ,  4M106AC13 ,  4M106DJ11

引用特許：

審査官引用 (1件)

• 論理回路
  公報種別：公開公報   出願番号：特願平11-224913   出願人：株式会社日立製作所