半導体メモリ装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：服部雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平7-039732
公開番号（公開出願番号）：特開平7-263649
出願日： 1995年02月28日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】新規の構造の配線層および高容量のキャパシタを有する半導体メモリ装置およびその製造方法を提供する。【構成】第1金属物質の第1パターン層111は、第1コンタクトホール112を通じてセルアレイ部に形成されたの第1トランジスタのゲート104に接続される。第1金属物質の第2パターン層111′は、第2コンタクトホール112′を通じて周辺回路部に形成された第2トランジスタのゲート104′、ソース105およびドレイン106に接続される。第3絶縁膜113上に形成される第2金属物質の第3パターン層120は、第1ブァイアホール119を通じて第1および第2パターン層111、111′に接続される。第1および第2パターン層111、111′によりワードラインの抵抗を減少させると同時に、周辺回路部の配線を連結する。これにより、コンタクトホールおよびブァイアホールの縦横比が減少して金属配線を容易に形成できる。

請求項（抜粋）：

セルアレイ部と周辺回路部とに区分された半導体基板と、前記半導体基板のセルアレイ部に形成された第1トランジスタおよび前記半導体基板の周辺回路部に形成された第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタの上から前記半導体基板の全面に形成され、前記第1トランジスタのゲートを露出させる第1コンタクトホールと前記第2トランジスタのゲート、ソースおよびドレインをそれぞれ露出させる第2コンタクトホールとを有する第1絶縁膜と、前記第1絶縁膜上に形成され、前記第1コンタクトホールを通じて前記第1トランジスタの前記ゲートに接続される第1金属物質の第1パターン層および前記第2コンタクトホールを通じて前記第2トランジスタのゲート、ソースおよびドレインにそれぞれ接続される第1金属物質の第2パターン層と、前記第1金属物質の第1パターン層および第2パターン層の上から前記半導体基板の全面に形成される第2絶縁膜と、前記第2絶縁膜上に形成され、前記第1トランジスタのソース領域に接続されるストレージ電極および前記ストレージ電極上に誘電体膜を介して形成されたプレート電極を有するキャパシタと、前記キャパシタの上から前記半導体基板の全面に形成される第3絶縁膜と、前記第2絶縁膜および前記第3絶縁膜に形成され、前記第1金属物質の第1パターン層および第2パターン層をそれぞれ露出させる第1ブァイアホールと、前記第3絶縁膜上に形成され、前記第1ブァイアホールを通じて前記第1金属物質の第1パターン層および第2パターン層にそれぞれ接続される第2金属物質の第3パターン層とを備えることを特徴とする半導体メモリ装置。

IPC (5件)：

H01L 27/108 , H01L 21/8242 , H01L 21/768 , H01L 27/04 , H01L 21/822

FI (5件)：

H01L 27/10 621 B , H01L 21/90 D , H01L 27/04 C , H01L 27/10 681 A , H01L 27/10 681 D

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