特許

J-GLOBAL ID：200903003488200296

電子回路

発明者： コルネリス ヘルマヌス ファン ベルケル ,  ロナルド ウィルヘルム ヨハン ヨゼフ サエーイス ,  コルネリス ニーセン
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 杉村 暁秀 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-307138
公開番号（公開出願番号）：特開2000-155777
出願日： 1989年02月13日
公開日（公表日）： 2000年06月06日
要約：

【要約】 (修正有)【課題】 シリコン・コンパイラ方法を適用することにより正確に作動する回路を得ることを目的とする。【解決手段】 能動的か受動的かのどちらかの通信コマンドを含む並行コンピュータ言語により表現された原始テキストを受信するスラップと、原始テキスト22を木構造26に変換するステップと、木構造から抽象回路30に変換するステップを経て生成された電子回路であって、nビットメモリ素子、nビットのパッシベータ回路、nビットのトランスファーラ回路、シーケンサ回路、コンカーサ回路、レピータ回路、ブール演算セレクタ回路を含む電子回路である。

請求項（抜粋）：

シリコン・コンパイラのプログラムを実行するシリコン・コンパイラ方法において、a) 下記の一連のサブステップ、すなわち:a1) 明白な並列構造と、明白な直列構造と、明白な通信構造であってタイムインターバルとして表わされ且つプログラムチャネルの能動サイド又は受動サイドでの実行のために能動的か受動的かのどちらかである通信行動を規定するところの明白な通信構造と、を含む概念を有する第1の命令型並行(imperative concurrent) コンピュータ言語によりアルゴリズムを表現する原始テキストを受信するサブステップ,及びa2) 語句(lexical) 分析、構文(syntactic) 分析、及び意味(semantic)分析を行うことにより上記受信した原始テキストを、上記概念により規定される木構造(抽象概念としての)表現に変換するサブステップ,という一連のサブステップを持つソースアナライザのステップと;b) 上記木構造表現を、抽象チャネルにより相互接続される基本構成素子のネットワークであるところの抽象回路の表現に変換するための抽象回路シンセサイザのステップであって、それらの基本構成素子の各々が1つの基本プログラムの実行を表わし、また各抽象チャネルがそれを介して相互接続される2つの基本プログラムを正確に性格付ける関連のプログラムチャネルを表わすところの抽象回路シンセサイザのステップと;c) 上記抽象回路表現を、タイミング機構の要求条件と回路形式の要求条件と技術的実現性の要求条件とにより制約されるような、具体回路表現に変換するステップであり、また一方で、各抽象チャネルを具体回路のワイヤセット(wire set)に1対1に翻訳し、且つ抽象回路の各基本構成素子を、少なくとも1つのワイヤセットにより他の電子回路にリンクさせた基本電子回路に1対1に翻訳するステップであるところのステップと;d) 上記具体回路表現を超大規模集積回路のレイアウトに変換するステップであり、また一方で、上記具体回路表現により特定されはしないが、インレイアウトの受動部分の電気的特性による権限委譲がなされる基本回路素子を設ける、という少なくとも1つの低レベルのタスクを実行するステップであるところのステップと;を含むことを特徴とするシリコン・コンパイラ方法を応用して生成される電子回路において、該電子回路は複数の電子回路モジュールを有して成り、そのモジュールの各々は、抽象回路に関連する基本構成素子(basic component) を1対1で表現し、この抽象回路に関連する基本構成素子とは、次のような相互に連結された基本構成素子、すなわち:a) nビットの変数を記憶するためにそれを能動原始ポートから受け取るための1個のnビット受動入力ポートと;記憶されている上記nビットの変数を互いに並行して読み出すための、k個の能動行先ポートとそれぞれ相互に連結しているk個の並列の受動出力ポートと;を持つnビットの変数を記憶するためのnビットメモリ素子(n-bit memory element);b) 第1のnビット幅の能動原始ポートと相互に連結している1個のnビット幅の受動入力ポートを持ち、また第2のnビット幅の能動行先ポートと相互に連結している1個のnビット幅の受動出力ポートを持つnビット幅の相互連結回路であるところのnビットのパッシベータ(passivator)回路;c) 予め定められた受信間隔により制御され、nビットのメッセージを受け取るためにnビット幅の受動原始ポートと相互に連結している1個のnビットの能動入力ポートを持ち、またnビット幅の受動行先ポートに上記メッセージを転送するためにそれと相互に連結している1個のnビット幅の能動出力ポートを持つnビットのトランスファーラ(transferrer) 回路;d) 予め定められた受信間隔により制御され、能動原始ポートから信号を受け取るためにそれと相互に連結している1個の受動入力ポートを持ち、更にその各々が受動行先ポートとそれぞれ相互に連結しているk個の能動出力ポートの1組を持ち、また、上記受け取った信号を出力するために上記k個の出力ポートの各々をそれぞれ1個ずつ順次能動化するように配置してあるシーケンサ(sequencer)回路;e) 予め定められた受信間隔により制御され、能動原始ポートから信号を受け取るためにそれと相互に連結している1個の受動入力ポートを持ち、更にその各々が受動行先ポートとそれぞれ相互に連結しているk個の能動出力ポートの1組を持ち、また、上記受け取った信号を出力するために上記k個の出力ポートのすべてを並行して能動化するように配置してあるコンカーサ(concursor) 回路;f) 予め定められた受信間隔により制御され、能動原始ポートから信号を受け取るためにそれと相互に連結している1個の受動入力ポートを持ち、更に1個の受動行先ポートと相互に連結しているただ1個の能動出力ポートを持ち、また、上記受け取った信号を出力するために上記ただ1個の出力ポートを繰り返し能動化するように配置してあるレピータ(repeater)回路;g) 能動原始ポートからnビットの制御信号を受け取るためにそれと相互に連結している1個のnビットの受動入力ポートを持ち、更にk≦2n とするときその各々が受動行先ポートとそれぞれ相互に連結しているところのk個の能動出力ポートを持ち、また、ただ1個の出力ポートを、上記nビットの制御信号の実際の値により制御されて選択的に能動化して、それによって上記能動化された出力ポートに予め定められた出力信号を出力するように配置してあるブール演算セレクタ(boolean selector)回路;という基本構成素子である、と少なくとも理解されることを特徴とする電子回路。

IPC (4件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

G06F 15/60 656 B ,  G06F 15/60 654 A ,  H01L 21/82 C ,  H01L 21/82 D ,  H01L 27/04 U