特許

J-GLOBAL ID：200903003523256585

論理回路

発明者： 蟹江 洋二
出願人/特許権者： シャープ株式会社
代理人 (1件)： 佐野 静夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-125519
公開番号（公開出願番号）：特開平11-330950
出願日： 1998年05月08日
公開日（公表日）： 1999年11月30日
要約：

【要約】【課題】 例えば入力信号の一方が1又は0の状態が比較的長期間に及び、もう一方がある短周期で振動する場合に、充放電電流が少なくて済む論理回路を提供する。【解決手段】 論理回路は信号A、信号Bの入力端子1、2が設けられている。入力端子1はNチャンネルトランジスタ4を介してノード15に接続され、入力端子2はトランジスタ4のゲートと、否定回路13を介してNチャネルトランジスタ5のゲートに接続されている。トランジスタ5のドレインはノード15に接続されソースはグランドレベル9に接続されている。ノード15の信号状態は直接出力端子11より出力され、また、否定回路6を介して出力端子10より出力される。また、否定回路6の出力がPチャネルトランジスタ7のゲートに接続され、トランジスタ7のソースは電源電圧8に接続され、ドレインはノード15に接続されている。

請求項（抜粋）：

第1の入力端子と、第2の入力端子と、前記第2の入力端子に入力される信号とは否定関係のある信号が入力される第3の入力端子と、ソースが前記第1の入力端子に接続されゲートが前記第2の入力端子に接続されドレインがノードに接続されている第1のNチャネルトランジスタと、ソースが第1の電圧に接続されゲートが前記第3の入力端子に接続されドレインが前記ノードに接続されている第2のNチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第2の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているPチャネルトランジスタと、前記否定回路の出力を導き出すための第1の出力端子と、前記ノードの信号状態を導き出すための第2の出力端子とを備えることを特徴とする論理回路。

IPC (2件)：

H03K 19/20 ,  H03K 19/0944

FI (2件)：

H03K 19/20 ,  H03K 19/094 A

引用特許：

出願人引用 (3件)

• 特開平4-341010
  
• 特開昭59-000226
  
• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願平5-278055   出願人：株式会社日立製作所