特許

J-GLOBAL ID：200903003551864531

論理回路のタイミングシミュレーション装置

発明者： 鈴木 一
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平5-291367
公開番号（公開出願番号）：特開平7-121586
出願日： 1993年10月26日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】 ネットの配線モデルにおいて各負荷素子に入力される信号のタイミングおよび入力波形をより正確に解析することが可能な論理回路のタイミングシミュレーション装置を提供する。【構成】 ネットの配線モデルにおいて、設計データ入力手段11にて入力されたLSI設計データから、第1の抽出手段12によりネットの配線長および配線幅に関するデータを、第2の抽出手段13によりネットに接続されている負荷素子に関するデータを、さらに第3の抽出手段14によりネットを駆動する駆動素子に関するデータを抽出し、これら抽出データに基づいてネット記述手段15により、各負荷素子までの距離および負荷容量をRC木構造を用いて記述し、さらに駆動素子をネット毎に記述し、各負荷素子に入力される信号のタイミングを解析するように構成する。

請求項（抜粋）：

論理回路における特定の配線系列の動作を解析するタイミングシミュレーション装置であって、設計データから特定の配線系列の配線長および配線幅に関するデータを抽出する第1の抽出手段と、前記設計データから前記配線系列に接続されている負荷素子に関するデータを抽出する第2の抽出手段と、前記設計データから前記配線系列を駆動する駆動素子に関するデータを抽出する第3の抽出手段と、前記第1,第2および第3の抽出手段による抽出データに基づいて前記配線系列をトランジスタレベルで記述する記述手段と、前記記述手段によって記述された配線系列の動作の解析を行って各負荷素子に入力される信号のタイミングを求めるタイミングシミュレーション手段とを備えたことを特徴とする論理回路のタイミングシミュレーション装置。