特許
J-GLOBAL ID：200903003564088557
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-369011
公開番号（公開出願番号）：特開平11-260055
出願日： 1989年02月10日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】 低い電圧で動作する半導体装置の高速動作と低消費電力化を両立させる。【解決手段】 複数のCMOSを有し、第1及び第2動作状態を持つ回路ブロックと、前記複数のCMOSのしきい値電圧を、前記第1及び第2動作状態の各々に応じて、第1しきい値電圧状態と第2しきい値電圧状態とにしきい値電圧を制御する手段とを有する半導体装置で、前記第1しきい値電圧状態は、前記CMOSのP-MOSまたはN-MOSのゲート・ソース間電圧(Vgs)を0Vとしたとき、前記CMOSの直列結合されたソース・ドレイン経路には実質的に電流が流れるように設定され、前記第2しきい値電圧状態は、前記CMOSのP-MOSまたはN-MOSのVgsを0Vとしたとき、前記CMOSの直列結合されたソース・ドレイン経路に実質的に電流が流れないように設定する。【効果】 低い電圧で動作する半導体装置の高速動作と低消費電力化を両立が図られる。
請求項（抜粋）：
第1電位と第2電位との間に直列接続されたPチャネルMOSFET及びNチャネルMOSFETをそれぞれに含む複数の相補形MOSFETを有し、第1動作状態と第2動作状態を持つ回路ブロックと、前記複数の相補形MOSFETのしきい値電圧を、前記第1動作状態と前記第2動作状態の各々に応じて、第1しきい値電圧状態と第2しきい値電圧状態とに制御する手段とを有する半導体装置であって、前記第1しきい値電圧状態は、前記相補形MOSFETの前記PチャネルMOSFETまたは前記NチャネルMOSFETのゲート・ソース間電圧を0Vとしたとき、前記相補形MOSFETの直列結合されたソース・ドレイン経路に実質的に電流が流れるように設定され、前記第2しきい値電圧状態は、前記相補形MOSFETの前記PチャネルMOSFETまたは前記NチャネルMOSFETのゲート・ソース間電圧を0Vとしたとき、前記相補形MOSFETの直列結合されたソース・ドレイン経路に実質的に電流が流れないように設定されることを特徴とする半導体装置。
IPC (8件)：
G11C 11/407
, G05F 1/56 310
, G11C 11/413
, G11C 11/408
, H01L 27/04
, H01L 21/822
, H01L 27/108
, H01L 21/8242
G11C 11/34 354 F
, G05F 1/56 310 P
, G11C 11/34 335 A
, G11C 11/34 354 G
, H01L 27/04 B
, H01L 27/10 681 F
