特許
J-GLOBAL ID：200903003646761500

半導体レーザの製造方法

発明者：
厚井 大明

厚井 大明 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平11-145578
公開番号（公開出願番号）：特開2000-332360
出願日： 1999年05月25日
公開日（公表日）： 2000年11月30日
要約：
【要約】【課題】 電流ブロッキング特性を悪化させることなく電流ブロック埋め込み構造部の最表面を平坦形状にすることができ、また、素子特性を高品質化することができる半導体レーザの製造方法を提供することを目的とする。【解決手段】 半導体レーザの電流ブロック層4を常圧MOVPE法により選択的に埋め込み成長する成長途中において、V族(5族)圧力、成長温度又はV族(5族)圧力及び成長温度を初期圧力又は初期温度から変更し、III族(3族)原料種の表面マイグレーション長を制御することで埋め込み構造部の最表面を平坦形状にする。
請求項（抜粋）：
第1導電型半導体基板上にストライプマスクを形成する工程と、前記ストライプマスクに挟まれた領域に半導体活性層を含むダブルへテロ構造部を選択成長する工程と、前記ストライプマスクを除去し前記選択成長した成長層上面に成長阻止マスクを形成する工程と、前記成長阻止マスクに覆われていない領域上に下層の第2導電型電流ブロック層と上層の第1導電型電流ブロック層との積層体を選択的に埋め込み成長する工程と、前記成長阻止マスクを除去し基板全体を覆う第2導電型クラッド層及び電極コンタクト層を順次成長する工程を有し、前記積層体の埋め込み成長工程にてIII族(3族)原料種の表面マイグレーション長を制御することにより前記積層体の埋め込み構造部の最表面を平坦化することを特徴とする半導体レーザの製造方法。
IPC (2件)：
H01S 5/227 ,  H01S 5/323
FI (2件)：
H01S 3/18 665 ,  H01S 3/18 673
Fターム (7件)：
5F073AA22 ,  5F073AA45 ,  5F073AA74 ,  5F073CA12 ,  5F073DA05 ,  5F073EA23 ,  5F073EA29
引用特許：
出願人引用 (2件)

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