特許
J-GLOBAL ID：200903003675406370
半導体集積回路装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平3-336439
公開番号（公開出願番号）：特開平5-166376
出願日： 1991年12月19日
公開日（公表日）： 1993年07月02日
要約：
【要約】【目的】 半導体記憶装置等の半導体集積回路装置において、データ書込み動作における誤書込みの要因を除去し、十分なデータホールド時間を常に確保する。【構成】 入力データDinの遷移区間でのトランスファゲート120の動作を、一致回路110及びトランスファゲート制御回路80によって禁止し、この入力データ遷移区間、ラッチ回路130を動作させてトランスファゲート120の出力側に接続された書込みデータ線125上の前サイクルの書込みデータDAを保持し、データホールド時間の常に安定したマージン確保を行う。
請求項（抜粋）：
複数のワード線及びビット線の各交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対する書込みデータを前記ワード線の活性化タイミングに合わせて所定時間遅延させるデータ入力遅延回路と、ライトイネーブル信号又はその逆相ライトイネーブル信号に基づきオン,オフ制御され、前記データ入力遅延回路から出力される書込みデータを前記ビット線側へ転送するトランスファゲートとを、備えた半導体集積回路装置において、前記データ入力遅延回路の入力及び出力の一致/不一致状態を検出して前記書込みデータの遷移状態に対応した一致信号又は不一致信号を出力する一致回路と、前記一致回路の出力と前記ライトイネーブル信号又は逆相ライトイネーブル信号とに基づき前記トランスファゲートをオン,オフ制御するトランスファゲート制御回路と、前記一致回路の不一致信号に基づき、前記トランスファゲートから出力される書込みデータを所定時間保持するラッチ回路とを、設けたことを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 11/413
, G11C 11/417
G11C 11/34 J
, G11C 11/34 305
