特許
J-GLOBAL ID：200903003738604347
半導体装置のキャパシタ製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平7-214682
公開番号（公開出願番号）：特開平8-078632
出願日： 1995年08月23日
公開日（公表日）： 1996年03月22日
要約：
【要約】【課題】 半導体装置のキャパシタ製造方法を提供する。【解決手段】 フィールド酸化膜52およびゲート電極54が形成された半導体基板50上に順に積層された絶縁層56、食刻阻止層58、第1物質層60および第2物質層を部分的に食刻して基板50を露出させるコンタクトホールを形成する。次いで、全面に第1導電層を形成した後パタニングし、さらに前記第2物質層を食刻してストレージ電極パターン68を形成する。続いて、全面にストレージ電極パターン68および第1物質層60を取り囲むように第2導電層70を形成したのち、ストレージ電極パターン68の上部表面が露出されるように第2導電層70を食刻してストレージ電極72を形成する。これにより、キャパシタの製造工程、特に食刻工程を単純化させることができ、COB構造のキャパシタにも適用可能である。
請求項（抜粋）：
半導体装置のフィン構造のキャパシタ製造方法であって、表面にフィールド酸化膜およびゲート電極が形成されている半導体基板上に絶縁層、食刻阻止層、第1物質層および第2物質層を順に積層する段階と、前記第2物質層、第1物質層、食刻阻止層および絶縁層を部分的に食刻して前記基板を露出させるコンタクトホールを形成する段階と、コンタクトホールを形成する前記段階で得られた結果物の全面に第1導電層を形成する段階と、前記第1導電層をパタニングし前記第2物質層を食刻してストレージ電極パターンを形成する段階と、ストレージ電極パターンを形成する前記段階で得られた結果物の全面に前記ストレージ電極パターンおよび前記第1物質層を取り囲むように第2導電層を形成する段階と、前記ストレージ電極パターンの上部表面が露出されるように前記第2導電層を食刻する段階と、第2導電層を食刻する前記段階で得られた結果物上に誘電体層とプレート電極を順に形成する段階と、を具備することを特徴とする半導体装置のキャパシタ製造方法。
IPC (3件)：
H01L 27/04
, H01L 21/822
, H01L 21/3065
H01L 27/04 C
, H01L 21/302 M
