特許

J-GLOBAL ID：200903003803859510

半導体装置の製造方法

発明者： 和氣 智子
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願2001-171812
公開番号（公開出願番号）：特開2002-367996
出願日： 2001年06月06日
公開日（公表日）： 2002年12月20日
要約：

【要約】 (修正有)【課題】 CMP法を利用して層間絶縁膜にバリア膜を通じて上層配線と下層配線とを接続するビアプラグを形成する場合、バリア膜の研磨レートを大きくすることによりスループットを向上させるとともに面均一性を改善し、さらにビアプラグのビアチェーンオープン不良を防止する。【解決手段】 開示されている半導体装置の製造方法は、下層配線7を覆う第2の層間絶縁膜9にビアホール11を形成した後、全面にTa膜から成るバリア膜12及びCu膜14を順次に形成し、まずCu膜14の不要部を過酸化水素を1.5Wt%以上添加した研磨液を用いたCMP法により除去し(第1の研磨工程)、次に過酸化水素を0.09Wt%〜1.5Wt%添加した研磨液を用い、バリア膜12に対して4Psi〜10Psiの圧力を加える条件のCMP法によりバリア膜12の不要部を除去する(第2の研磨工程)。

請求項１：

下層配線を覆う層間絶縁膜上に上層配線を形成し、前記層間絶縁膜に形成したビアホールにビアプラグを形成し、該ビアプラグを通じて前記下層配線と前記上層配線とを接続する半導体装置の製造方法であって、前記層間絶縁膜に前記下層配線を露出させるように前記ビアホールを形成するビアホール形成工程と、前記ビアホールを含む全面にバリア膜を形成するバリア膜形成工程と、前記バリア膜上に導電膜を形成する導電膜形成工程と、前記バリア膜上の前記導電膜を該導電膜の研磨レートが前記バリア膜のそれよりも大きい研磨液を用いた化学的機械的研磨法により前記バリア膜が露出するまで研磨して除去する第1の研磨工程と、前記導電膜の研磨レートが前記バリア膜のそれよりも小さい研磨液を用いた化学的機械的研磨法により前記層間絶縁膜上の前記バリア膜を除去して、前記ビアホール内のみに前記バリア膜を介して前記導電膜を残すことによりビアプラグを形成する第2の研磨工程とを含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/3205 ,  H01L 21/304 621 ,  H01L 21/304 622 ,  H01L 21/304 ,  H01L 21/768

FI (5件)：

H01L 21/304 621 D ,  H01L 21/304 622 D ,  H01L 21/304 622 X ,  H01L 21/88 K ,  H01L 21/90 A

Fターム (35件)：

5F033HH11 ,  5F033JJ11 ,  5F033JJ12 ,  5F033JJ21 ,  5F033JJ28 ,  5F033JJ30 ,  5F033JJ32 ,  5F033JJ34 ,  5F033KK11 ,  5F033KK21 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ50 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033RR13 ,  5F033RR14 ,  5F033RR15 ,  5F033SS11 ,  5F033TT02 ,  5F033WW04 ,  5F033WW05 ,  5F033XX01

引用特許：

審査官引用 (3件)

• 埋め込み金属配線の形成方法
  公報種別：公開公報   出願番号：特願平10-234030   出願人：日本電気株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-086660   出願人：日本電気株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平10-319371   出願人：日本電気株式会社