特許

J-GLOBAL ID：200903003830074753

半導体装置の製造方法

発明者： 小野 正寛
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-253883
公開番号（公開出願番号）：特開平9-097837
出願日： 1995年09月29日
公開日（公表日）： 1997年04月08日
要約：

【要約】【課題】 微細化を可能とする半導体装置の製造方法を提供する。【解決手段】 隣り合ったゲート・ドレインオーバーラップ型構造の半導体装置間に形成された拡散層上にコンタクト孔12を形成するものであり、基板上及びゲート電極上にほぼ均一の厚みでLPCVDSiO2 膜9とLPCVDSiN膜10を各々積層した後に、前記ゲート電極上は均一の厚みで前記拡散層上は薄くAPCVDSiO2 膜を形成した後に、前記APCVDSiO2 膜とLPCVDSiN膜10を連続して異方性エッチングして前記拡散層上のLPCVDSiN膜10に開口部を形成した後、該開口部を介して前記LPCVDSiO2 膜9を異方性エッチングして拡散層上にコンタクト孔12を形成するものである。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して少なくとも一対の第1のゲート電極を形成する工程と、前記各第1のゲート電極をマスクとしてイオン注入して隣り合うゲート電極間に第1のソース・ドレイン拡散層を形成する工程と、前記各第1のゲート電極の側壁に絶縁膜を介して第2のゲート電極を形成する工程と、前記第1及び第2のゲート電極をマスクとしてイオン注入して第2のソース・ドレイン拡散層を形成する工程と、基板全面にほぼ均一の厚みでLPCVDSiO2 膜とLPCVDSiN膜を各々積層した後に前記ゲート電極上は均一の厚みで前記拡散層上は薄くAPCVDSiO2 膜を形成する工程と、前記APCVDSiO2 膜とLPCVDSiN膜を連続して異方性エッチングして前記拡散層上のLPCVDSiN膜に開口部を形成した後に該開口部を介して前記LPCVDSiO2 膜を異方性エッチングして拡散層上にコンタクト孔を形成する工程と、基板全面にポリシリコン膜を形成し導電化した後にレジスト膜をマスクとしてエッチングして前記拡散層にコンタクトすると共にその両端部が隣り合った第2のゲート電極上方に跨って延在する第1の電極を形成する工程と、基板全面に層間絶縁膜を形成した後に前記第1の電極上にコンタクト孔を形成する工程と、前記コンタクト孔を埋め込むように金属電極を形成する工程とから成ることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/316 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/90 K ,  H01L 21/28 301 A ,  H01L 21/316 M ,  H01L 29/78 301 Y