特許
J-GLOBAL ID：200903003833827280
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-329384
公開番号（公開出願番号）：特開平7-193199
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】 アルミ杭打ちが行なわれて高速にアクセスすることができるような不揮発性半導体記憶装置を提供することである。【構成】 不揮発性半導体記憶装置61は、行および列に配設された複数のメモリセルを有するメモリセルアレイ63を含む。たとえば、列方向のメモリセル71〜78は、副ビット線151で接続されてメモリセルユニットを形成し、選択トランジスタ161を介して主ビット線171に接続される。行方向のメモリセルは、ワード線と接続され、メモリセルユニット間のたとえばワード線181,196が行方向に所定間隔で第1アルミ配線201a,201b,201cによって接続され、ワード線196に沿って第2アルミ配線196が配線されてローデコーダ241aの出力が終端のメモリセルに対して高速に伝達される。
請求項（抜粋）：
行および列に配設された複数のメモリセルを備えたメモリセルアレイを含み、各前記メモリセルは、コントロールゲート、フローティングゲート、ドレインおよびソースを有し、各々が前記メモリセルアレイ内の対応する1つの列内に設けられた複数の主ビット線と、各々が前記メモリセルアレイ内の前記対応する1つの列内のメモリセルのドレインに接続された複数の副ビット線と、各々が外部から与えられるアドレス信号に応答して、前記複数の主ビット線の対応する1本を前記複数の副ビット線の対応する1本に接続する複数のスイッチングトランジスタと、各々が前記メモリセルアレイ内の対応する1つの行内のメモリセルのコントロールゲートに接続された複数のワード線と、前記複数のメモリセルのソース電極に接続されたソース線と、外部から与えられるアドレス信号に応答して、前記複数のワード線に選択的に負電圧を与える行デコーダ手段と、前記行デコーダ手段で選択される複数のワード線に所定間隔で接続され、かつ抵抗率が前記複数のワード線よりも低い負電圧伝達手段とを含む、不揮発性半導体記憶装置。
IPC (5件)：
H01L 27/115
, G11C 16/06
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 309 K
, H01L 29/78 371
