特許
J-GLOBAL ID：200903003841633444
フェーズロックドループ回路
発明者：
出願人/特許権者：
代理人 (1件)：
植本 雅治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-143597
公開番号（公開出願番号）：特開平9-307437
出願日： 1996年05月13日
公開日（公表日）： 1997年11月28日
要約：
【要約】【課題】 回路規模等を差程増大させることなく、電源投入時の初期動作において周波数引き込み時間を簡易に短縮し、安定した定常状態を迅速に得ることの可能なフェーズロックドループ回路を提供する。【解決手段】 電源投入時に、リセット回路と連動し、リセット回路からのリセット信号RSTが有効になったときに所定期間、ループフィルタ3のキャパシタを充電するための充電手段7がさらに設けられている。
請求項（抜粋）：
分周周波数信号を生成する分周手段と、基準周波数信号と分周手段からの分周周波数信号との周波数及び位相差に基づく位相差出力を生成する位相比較手段と、電圧制御発振手段と、位相比較手段からの位相差出力に基づき電圧制御発振手段の発振周波数を制御する制御電圧を生成する制御電圧生成手段とを有し、電圧制御発振手段からの出力信号を前記分周手段に与えて帰還ループが形成されるフェーズロックドループ回路において、前記制御電圧生成手段は、前記電圧制御発振手段に制御電圧を波形整形して与えるためのループフィルタと、リセット信号が有効になったときに所定の期間、前記ループフィルタのキャパシタを充電する充電手段とを備えていることを特徴とするフェーズロックドループ回路。
IPC (2件)：
FI (2件)：
H03L 7/10 D
, H03L 7/08 E
