特許

J-GLOBAL ID：200903003881859038

電力用半導体素子

発明者： 齋藤 渉 ,  大村 一郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-098211
公開番号（公開出願番号）：特開2002-299622
出願日： 2001年03月30日
公開日（公表日）： 2002年10月11日
要約：

【要約】【課題】 高耐圧で、且つ、低オン抵抗、高速動作が可能でスイッチング損失が小さい電力用半導体素子を提供する。【解決手段】 n-型ドリフト層1中にp+型埋め込み層9を有するパワーMOSFETにおいて、p型ベース層4と同一表面にp+型引出し層10を形成し、第3の電極11を形成し、p+型埋め込み層9に電流を流すことを可能とするか、p-型リサーフ層15を形成してp型ベース層4からホールを注入することにより、p+型埋め込み層9の空乏化を速やかに解消することにより、ターンオン時間を短縮し、高速動作を可能にすると共に、スイッチング損失を低減する。

請求項（抜粋）：

第1導電型の第1の半導体層と、前記第1の半導体層に電気的に接続された第1の主電極と、前記第1の半導体層の表面に選択的に形成された第2導電型の第2の半導体層と、前記第2の半導体層の表面に選択的に形成された第1導電型の第3の半導体層と、前記第2の半導体層と前記第3の半導体層とに電気的に接続された第2の主電極と、前記第1の半導体層と前記第2の半導体層と前記第3の半導体層の表面上に絶縁膜を介して形成された第1の制御電極と、前記第1の半導体層中であって、前記第2の半導体層と前記第1の主電極との間に選択的に埋め込まれた少なくとも1つ以上の第2導電型の埋め込み層と、前記埋め込み層と前記第1の主電極と異なる半導体表面を結ぶ第2導電型の第4の半導体層と、前記第4の半導体層の表面に形成された第3の電極とを有する事を特徴とする電力用半導体素子。

IPC (4件)：

H01L 29/78 654 ,  H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/80

FI (5件)：

H01L 29/78 654 B ,  H01L 29/78 652 N ,  H01L 29/78 652 H ,  H01L 29/78 652 J ,  H01L 29/80 V

Fターム (9件)：

5F102FB01 ,  5F102GB06 ,  5F102GC07 ,  5F102GC08 ,  5F102GD04 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GL02 ,  5F102GL03