特許

J-GLOBAL ID：200903003893559757

集積回路試験装置

発明者： 菊池 誠
出願人/特許権者： 安藤電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平5-352795
公開番号（公開出願番号）：特開平7-198804
出願日： 1993年12月29日
公開日（公表日）： 1995年08月01日
要約：

【要約】【目的】 ハードウェアをあまり拡張せずにデバイス出力の遅れに応じて期待値および判定タイミングを所望のタイミングに設定可能とし、テストプログラムの作成を容易に行える集積回路試験装置を提供する。【構成】 被測定デバイス7の出力信号が同期信号によって数サイクル遅れるので、パタン発生器5から出力される期待パタン信号と判定イネーブル信号をレイト数信号によって任意の段数をシフトレジスタ1a,1bでシフトすることで遅らせ、タイミング発生器6から出力される判定タイミング信号も、このシフトレジスタ1bで遅れた判定イネーブル信号で論理積をとるANDゲート3を設けて判定クロック信号を生成する。被測定デバイス7からの出力信号と第1のシフトレジスタ1aからの期待パターン信号とANDゲート3からの判定クロック信号が判定器4に入力されることにより、判定器4で被測定デバイス7の出力信号を判定する。

請求項（抜粋）：

試験を行う被測定デバイス(7) に入力信号を与えるとともに、この被測定デバイス(7) を試験するための期待パタン信号および判定イネーブル信号を出力するパタン発生器(5) と、被測定デバイス(7) に第1の同期信号を出力するとともに、第2の同期信号と判定タイミング信号を出力するタイミング発生器(6) と、パタン発生器(5) より出力された前記期待パタン信号およびタイミング発生器(6) より出力された第2の同期信号を入力し、被測定デバイス(7) の出力の遅れサイクルに応じた期待パタン信号を出力する第1のシフトレジスタ(1a)と、パタン発生器(5) より出力された前記判定イネーブル信号およびタイミング発生器(6) より出力された第2の同期信号を入力し、被測定デバイス(7) の出力の遅れサイクルに応じた判定イネーブル信号を出力する第2のシフトレジスタ(1b)と、タイミング発生器(6) より出力された前記判定タイミング信号と、第2のシフトレジスタ(1b)から出力された前記判定イネーブル信号を入力し、これらの論理積をとり判定クロック信号を出力するANDゲート(3) と、被測定デバイス(7) からの出力信号を、第1のシフトレジスタ(1a)からの期待パタン信号およびANDゲート(3) からの前記判定クロック信号により判定することで、被測定デバイス(7) の良否を判定する判定器(4) とを有し、第1のシフトレジスタ(1a)および第2のシフトレジスタ(1b)は入力するレイト数信号により任意の段数シフトすることで被測定デバイス7の出力信号の遅れサイクルが設定されることを特徴とする集積回路試験装置。

IPC (2件)：

G01R 31/319 ,  G01R 31/28

FI (2件)：

G01R 31/28 R ,  G01R 31/28 D

引用特許：

審査官引用 (3件)

• 特開昭63-071670
  
• 特開昭59-097065
  
• 特開平3-024480