特許

J-GLOBAL ID：200903003920548266

半導体モジュール及びメモリモジュール

発明者： 永田 達也 ,  清水 浩也 ,  中村 篤 ,  福本 英士 ,  菅野 利夫
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高田 幸彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-010717
公開番号（公開出願番号）：特開平9-205283
出願日： 1996年01月25日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】複数の半導体装置を多層のプリント配線板に搭載した半導体モジュールでは、処理動作の高速化に伴って動作時のCMOSの貫通電流がグランドあるいは電源インダクタンスによってノイズを生じ誤動作の原因となっていた。【解決手段】半導体メモリ3の電源端子Vccあるいはグランド端子Gndのうち、接続端子41から遠く配置された端子に接続する電源層22あるいはグランド層23を半導体メモリ3に近く配置した。これにより半導体メモリ3を流れる貫通電流は近くに配置された電源層22あるいはグランド層23と磁気的結合が大きくなり、実効インダクタンスを低減できる。これにより、ノイズが低減でき、より高速な処理動作が可能な半導体モジュールを提供できる。

請求項（抜粋）：

複数の金属導体層と該各金属導体層の間に設けられた絶縁層とを備えた多層プリント配線板と、該多層プリント配線板の少なくとも片方の面に搭載し前記多層プリント配線板と電気的に接続した複数の半導体装置と、前記多層プリント配線板の少なくとも片方の面の一側縁に配置し前記プリント配線板と外部を電気的に接続する複数の接続端子とを有する半導体モジュールにおいて、前記複数の金属導体層として、前記複数の半導体装置を搭載しかつ前記複数の接続端子を配置した信号層と、前記半導体装置の電源端子と前記複数の接続端子の中の電源用端子とを電気的に接続する電源層と、前記半導体装置のグランド端子と前記複数の接続端子の中のグランド用端子とを電気的に接続するグランド層とを設け、前記電源端子と前記グランド端子のうち、前記複数の接続端子からより遠方に配置された端子が前記電源端子である時は、前記電源層を前記半導体装置に近く配置し、前記複数の接続端子からより遠方に配置された端子が前記グランド端子である時は、前記グランド層を前記半導体装置に近く配置したことを特徴とする半導体モジュール。

IPC (2件)：

H05K 3/46 ,  H01L 27/10 301

FI (3件)：

H05K 3/46 Z ,  H05K 3/46 Q ,  H01L 27/10 301