特許
J-GLOBAL ID：200903003924093530
半導体記憶装置および表示制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-136676
公開番号（公開出願番号）：特開平9-320260
出願日： 1996年05月30日
公開日（公表日）： 1997年12月12日
要約：
【要約】【課題】情報の読み出しと同時に、当該読み出し情報の反転情報を替き替えて保持できる高速表示用の半導体記憶装置を実現する。【解決手段】ビット線対101/102、103/104とワード線107、108の交点に配置されるメモリセル10〜13に対応して、動作設定回路3と、動作設定回路3により動作設定され、ビット線接続制御回路2のビット線接続線制御信号110および111を受けてスイッチとして機能するNMOSトランジスタ18、19、24および25と、センスアンプ14、15と、列デコード信号114、115を受けてスィッチとして機能するNMOSトランジスタ20、21、26および27と、入出力線112、113に接続されて、データ出力信号116を出力するデータ出力メインアンプ8、およびデータ入力信号118を入力するデータ入力バッファ9とを備えて構成される。
請求項１：
予めビット構成パターンが明らかな複数ビットより成るディジタル信号の入力に対応して、所定のメモリセル・アレイを形成するメモリセルに対して、前記ディジタル信号の書き込み/読み出し動作を行うためのビット線対を少なくとも1組以上備え、前記各ビット線対に付随して各ビット線対の電位差を検出して増幅して出力するセンスアンプと、外部から与えられる入力データを相補データとして前記各ビット線対に与えるか、または前記センスアンプにより増幅された相補データを出力データとして外部に出力するように機能する入出力手段とを有する半導体記憶装置において、前記メモリセル・アレイを形成するメモリセルからの前記ディジタル信号のビット値読み出し時に、当該ビット値を読み出すとともに、予め知られている当該ディジタル信号の次のビット値を示す情報を参照して、前記読み出しビット値を次のビット値に変換して当該メモリセル内に保持する読み出しビット保持機能手段を、少なくとも前記ビット線対の各組に対応して備えることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/401
, G09G 5/00 550
, G09G 5/00
G11C 11/34 371 H
, G09G 5/00 550 P
, G09G 5/00 550 R
, G09G 5/00 550 B
