特許

J-GLOBAL ID：200903003954982666

1チップデュアル型絶縁ゲート型半導体装置

発明者： 齋藤 雅也 ,  及川 慎 ,  吉村 充弘 ,  有山 詔 ,  五十嵐 保裕 ,  江藤 弘樹
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2001-173543
公開番号（公開出願番号）：特開2002-368219
出願日： 2001年06月08日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】従来の1チップデュアル型MOSFETをプリント基板に実装する場合には、パッケージ品を実装したり、ベアチップをボンディングワイヤで配線して実装しており、市場要求である小型化・薄型化にも限界があった。【解決手段】本発明は、半導体チップ表面に半田バンプによるゲートおよびソースバンプ電極を設け、フェイスダウンでプリント基板への実装を実現するものである。これにより、実装面積はチップサイズを確保すれば良く、樹脂層厚みやボンディングワイヤの高さが省略できるので、小型化・薄型化に大きく寄与できる。更に半田バンプの直径を同一とし、2つのMOSFETの電極位置をチップ中心線に対して線対称に配置することにより、半導体チップをプリント基板に水平に実装でき、実装時のチップ認識を容易にするものである。

請求項（抜粋）：

表面に2組のソース電極及びゲートパッド電極を有し、裏面に共通のドレイン電極を有する1チップデュアル型MOSFETにおいて、前記ソース電極上に設けられる複数のソースバンプ電極および前記ゲートパッド電極上に設けられるゲートバンプ電極をチップの中心線に対して線対称の位置に配置することを特徴とする1チップデュアル型絶縁ゲート型半導体装置。

IPC (4件)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 656 ,  H01L 21/60 311

FI (4件)：

H01L 29/78 652 Q ,  H01L 29/78 652 S ,  H01L 29/78 656 A ,  H01L 21/60 311 Q

Fターム (2件)：

5F044KK02 ,  5F044QQ02