特許

J-GLOBAL ID：200903003992758877

テスト回路

発明者： 関口 宗弘
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-243267
公開番号（公開出願番号）：特開平6-094800
出願日： 1992年09月11日
公開日（公表日）： 1994年04月08日
要約：

【要約】【目的】 本発明は、集積回路のテストを行うためのテスト信号を印加するテスト端子の数を削減することを目的とする。【構成】 第1のテスト端子1に印加されたテスト信号をシステムクロックCLKによって保持するテスト信号保持回路D-FF1と、テスト信号保持回路D-FF1にテスト信号が保持された状態で第2のテスト端子2に印加された信号に基づいて制御パルス及びラッチパルスを作成する制御パルス発生回路3と、通常の使用状態で使用される入力端子5あるいは出力端子6に印加されたテストモードデータをラッチパルスによって保持するテストモードデータ保持回路10と、テストモードデータ保持回路10のデータに基づき機能ブロック12毎にテスト状態を制御するデコーダ11と、制御パルスに従って、入力端子5から内部回路への信号の伝達、あるいは、内部回路から出力端子6への信号の伝達を禁止するゲート回路7、8を備えたテスト回路である。

請求項（抜粋）：

集積回路内に形成された回路を複数の機能ブロックに分け、各機能ブロック毎に動作テストを行うためのテスト回路において、第1のテスト端子と、該第1のテスト端子に印加されたテスト信号を前記集積回路内部のシステムクロックに従って保持するテスト信号保持回路と、第2のテスト端子と、前記テスト信号保持回路にテスト信号が保持された状態で前記第2のテスト端子に印加された信号に基づいて制御パルス及びラッチパルスを作成する制御パルス発生回路と、通常の使用状態で使用される入力端子あるいは出力端子に印加されたテストモード指定データを前記ラッチパルスによって保持するテストモードデータ保持回路と、該テストモードデータ保持回路のデータに基づき前記機能ブロック毎にテスト状態を制御するデコーダと、前記制御パルスに従って、前記入力端子から内部回路への信号の伝達、あるいは、内部回路から前記出力端子への信号の伝達を禁止するゲート回路とを備えたテスト回路。