特許
J-GLOBAL ID：200903004015992868
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
福森 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-274674
公開番号（公開出願番号）：特開平7-131007
出願日： 1993年11月02日
公開日（公表日）： 1995年05月19日
要約：
【要約】 (修正有)【目的】 チヤネル長が短い半導体装置に於ても、チヤネル移動度が高く、電流駆動能力が高い高速化を可能とする。【構成】 p-領域13の基体と、この中又は上にn+領域のソース、ドレインを有し、この間にチヤネルを画定する。基体との電気接続部を形成する第1と第2の領域と、これらと絶縁された層15を介しチヤネル上にあるゲート電極16と、このチヤネルの不純物濃度より高いそれを有する第3の領域を備え、こゝから第1と第2領域の間への電圧印加によりチヤネルへの空乏層の延びを小さくし、パンチスルーを低減した。
請求項（抜粋）：
第1型の電気伝導性の基体と、前記基体の電気伝導性とは逆の第2型の電気伝導性を有し、前記基体中もしくは前記基体上に相互に間隔をあけて配置されて、相互間に基体中のチャネルを画定し、前記基体との電気接続部を形成する第1および第2の領域と、前記第1および第2の領域間にあるが、前記第1および第2の領域へもしくはいずれの領域へも電気的に直接接触しないように絶縁層を介して、前記チャネルの上に置かれた電極と、前記基体中のチャネルの電気伝導性とは同じ第1型の電気伝導性かつ前記基体のチャネルの不純物濃度より高い不純物濃度を有し、前記第1および第2の領域の少なくとも一方の少なくとも基体バルク側に置かれた第3の領域とを備え、前記第3の領域により、前記第1と第2の領域の間への電圧の印加による前記第1もしくは第2の領域から前記チャネルへの空乏層の延びを小さくし、それにより、パンチスルーを低減することを特徴とする半導体装置。
FI (2件)：
H01L 29/78 301 S
, H01L 29/78 301 H
