半導体装置の製造方法及び半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-240458
公開番号（公開出願番号）：特開2003-060080
出願日： 2001年08月08日
公開日（公表日）： 2003年02月28日
要約：

【要約】【課題】 DRAM・ロジック混載型の半導体装置に関して、ロジックデバイスのゲート電極を低抵抗化し得る半導体装置の製造方法を得る。【解決手段】ドープトポリシリコン膜4a,4b及びTEOS酸化膜5a,5bが積層されたゲート構造6a,6bを、DRAM形成領域及びロジック形成領域に形成した後、不純物拡散領域7a1,7a2,7bを各領域に形成する。次に、各ゲート構造6a,6bの側面にサイドウォール8a,8bを形成する。次に、ロジック形成領域にソース・ドレイン領域9を形成した後、ロジック形成領域のTEOS酸化膜5bを除去する。次に、シリサイド化を行うことにより、DRAM形成領域の不純物拡散領域7a1,7a2上、ロジック形成領域のソース・ドレイン領域9上、及びロジック形成領域のドープトポリシリコン膜4b上に、コバルトシリサイド層50a1,50a2,50b1,50b2を形成する。

請求項（抜粋）：

(a)メモリデバイスが形成される第1領域と、ロジックデバイスが形成される第2領域とを有する半導体基板を準備する工程と、(b)第1のゲート絶縁膜、第1のゲート電極、及び第1の絶縁膜がこの順に積層された第1のゲート構造を、前記第1領域における前記半導体基板の主面上に形成するとともに、第2のゲート絶縁膜、第2のゲート電極、及び第2の絶縁膜がこの順に積層された第2のゲート構造を、前記第2領域における前記半導体基板の前記主面上に形成する工程と、(c)前記第1のゲート構造の側面に、第1のサイドウォールを形成する工程と、(d)前記第2の絶縁膜を除去することにより、前記第2のゲート電極の主面を露出する工程と、(e)前記第2のゲート電極の前記主面上に、第1の金属-半導体化合物層を形成する工程と(f)前記第1のゲート構造及び前記第1のサイドウォールを覆って、層間絶縁膜を形成する工程と、(g)前記第1領域における前記半導体基板の前記主面に到達するコンタクトホールを、前記第1の絶縁膜及び前記第1のサイドウォールを用いて自己整合的に、前記層間絶縁膜内に形成する工程と、(h)導電性のプラグよって、前記コンタクトホール内を充填する工程と、(i)前記プラグに接触するキャパシタを形成する工程とを備える、半導体装置の製造方法。

IPC (4件)：

H01L 21/8242 , H01L 21/8234 , H01L 27/088 , H01L 27/108

FI (4件)：

H01L 27/10 621 C , H01L 27/10 681 F , H01L 27/10 651 , H01L 27/08 102 D

Fターム (29件)：

5F048AB01 , 5F048AC01 , 5F048BA01 , 5F048BB05 , 5F048BB08 , 5F048BC06 , 5F048BF06 , 5F048BF16 , 5F048BG01 , 5F048BG13 , 5F048DA27 , 5F083AD24 , 5F083JA06 , 5F083JA35 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083MA06 , 5F083MA17 , 5F083MA19 , 5F083NA01 , 5F083NA08 , 5F083PR39 , 5F083PR43 , 5F083PR44 , 5F083PR54 , 5F083PR55 , 5F083ZA12

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