特許

J-GLOBAL ID：200903004056244906

半導体装置の製造方法

発明者： 三浦 昭二 ,  杉坂 貴是 ,  榊原 利夫
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 大川 宏
公報種別：公開公報
出願番号（国際出願番号）：特願平3-265047
公開番号（公開出願番号）：特開平5-109883
出願日： 1991年10月14日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 分離溝をエッチングする際に分離溝内壁面や分離溝の周囲のシリコン基板表面に発生する結晶欠陥を除去、回復して電流漏れを防ぐ。【構成】 第2シリコン基板3の主面に、素子分離用の分離溝11を形成する。分離溝11の内壁面にC.D.E処理を施すことにより、分離溝11の形成時に発生したダメージ層を十分に又は完全に除去する。その後、分離溝11の内壁面にアニール処理することにより、C.D.E処理で除去しきれなかったダメージ層や、C.D.Eしょりにより新たに発生したダメージ層を回復する。

請求項（抜粋）：

シリコン基板に溝を形成する工程と、上記溝の内壁面をC.D.E(Chemical Dry Etching)処理する工程と、上記C.D.E処理した溝の内壁面をアニール処理する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/76 ,  H01L 21/302 ,  H01L 21/324 ,  H01L 27/12

引用特許：

審査官引用 (2件)

• 特開昭63-166230
  
• 特開昭56-051580