特許
J-GLOBAL ID：200903004057666561
ハダマドコード生成回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
瀬谷 徹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-237841
公開番号（公開出願番号）：特開平11-177529
出願日： 1998年08月24日
公開日（公表日）： 1999年07月02日
要約：
【要約】【課題】 CDMA通信システムにおいて、信号の生成や生成された信号を抽出する際に必要な直交コードの中、48次ハダマドコードを生成することができるハダマド生成回路を提供する。【解決手段】 前記48次ハダマドコード生成回路は、下位2ビットの4次ハダマドコードを生成する2ビット計数器24と、前記2ビット計数器のキャリ出力によって動作され12状態を有する上位Paley コードを生成する4ビット計数器21と、外部のリセットによって48状態を有する6ビットの基準計数器25と、インデックスの値を貯蔵するための6ビットのレジスター26と、前記上位12Paleyコードと前記下位2ビットの4次ハダマドコードとを論理演算して、最終の48次ハダマドコードを生成する排他的論理和ゲート(30)とで構成する。
請求項（抜粋）：
外部のリセット信号によって48状態を有する出力(REFC) を行なう6ビット基準計数器25と、0行の全てのビットが0であることが検出されたオールゼロ(ALLZERO)信号を出力し、6ビットのインデックス値が貯蔵された6ビットレジスター26と、前記6ビット基準計数器の6ビット出力(REF C)と、前記6ビットレジスター上位の4ビットのインデックス出力〔H(5:2)〕、及びグラウンドからの2ビットの値が同一の場合、スタートリセット(START RESET) 信号を発生するスタートリセット信号発生部150 と、前記6ビット基準計数器の上位4ビットの出力〔REF C(5:2)〕と、グラウンドからの4ビットの値が同一である場合、0行の全ての値を強制的に0として割り当てるためのゼロ値強制割当(FORCE 0 DEL)信号を出力する'0' 値強制割当部160 と、前記のスタートリセット信号と外部のクロックとを与えられ、最下位のビット(C1,C0) を出力し、さらにキャリー信号を出力する2ビット計数器24と、前記のゼロ値強制割当信号が反転した結果と、前記キャリー出力が論理積された結果によって動作され、上位ビットC4, C3, C2を出力する4ビット計数器21と、前記2ビット計数器の下位2ビット出力と前記6ビットレジスターの下位2ビットインデックスの値を論理演算して、4次ハダマドコードを生成する4次ハダマドコード生成部170 と、前記計数器21の出力、前記ゼロ値強制割当信号、オールゼロ信号とを用いて12次Paley コードを生成する12次Paley コード生成部180 と、及び、前記の出力された4次ハダマドコードと12次Paley コードとを論理演算して48次ハダマドコードを生成する48次ハダマドコード生成部190 と、で構成されることを特徴とするハダマドコード生成回路。
IPC (2件)：
FI (2件)：
H04J 13/00 G
, H03K 3/84 Z
