特許
J-GLOBAL ID:200903004058509451

集積回路装置の設計方法、クロック構築ツール、集積回路装置、マイクロコンピュータ及び電子機器

発明者:
出願人/特許権者:
代理人 (3件): 布施 行夫 ,  大渕 美千栄 ,  伊奈 達也
公報種別:公開公報
出願番号(国際出願番号):特願2006-340147
公開番号(公開出願番号):特開2008-152550
出願日: 2006年12月18日
公開日(公表日): 2008年07月03日
要約:
【課題】同期回路のクロック動作時に生じるピーク電流を低減し、電源電位の電圧降下を抑制することができるクロックツリーを構築するように制御可能な集積回路の設計方法及びクロックツリー構築ツールを提供する。【解決手段】クロックスキューが所定の値以下となるようにクロックツリーが構築されている同期回路に対して、第1の記憶素子と第2の記憶素子の間におけるクロックスキューが所与の値よりも小さい場合には、同期回路に対するタイミング解析結果に基づき、クロックスキューが所与の値以上になるようにクロックスキューを変化させてもタイミングエラーが発生しないと判断した場合には、第1の記憶素子に接続されたクロックラインに1又は2以上の遅延素子を挿入することにより、クロックスキューが所与の値以上になるようにクロックスキューを変化させる処理を行いクロックツリーを再構築する。【選択図】図4
請求項1:
同一のクロックに基づいて動作する複数の記憶素子を有し、第1の記憶素子の出力から第2の記憶素子の入力に至る信号経路上に他の記憶素子を含まない前記第1の記憶素子と前記第2の記憶素子の間におけるクロックスキューが所定の値以下となるようにクロックツリーが構築されている同期回路を含む集積回路装置の設計方法であって、 所与の前記第1の記憶素子と前記第2の記憶素子の間におけるクロックスキューが所与の値よりも小さい場合には、前記同期回路に対するタイミング解析結果に基づき、前記クロックスキューが所与の値以上になるように前記クロックスキューを変化させる処理を行うことにより、前記同期回路に対してクロックツリーを再構築するクロックツリー再構築ステップを含むことを特徴とする集積回路装置の設計方法。
IPC (2件):
G06F 17/50 ,  H01L 21/82
FI (5件):
G06F17/50 658K ,  H01L21/82 C ,  H01L21/82 T ,  G06F17/50 668X ,  G06F17/50 658T
Fターム (15件):
5B046AA08 ,  5B046BA06 ,  5B046JA01 ,  5F064BB09 ,  5F064BB10 ,  5F064BB13 ,  5F064BB15 ,  5F064BB19 ,  5F064BB26 ,  5F064BB35 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064EE54 ,  5F064HH06
引用特許:
出願人引用 (1件)

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