特許
J-GLOBAL ID:200903004061681451
半導体装置及びその製造方法
発明者:
出願人/特許権者:
代理人 (1件):
上柳 雅誉 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-306142
公開番号(公開出願番号):特開2002-118251
出願日: 2000年10月05日
公開日(公表日): 2002年04月19日
要約:
【要約】【課題】 パンチスルーの発生を抑制し且つジャンクションの突き抜けによるリークを抑制できる半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置は、シリコン基板1上に形成されたゲート酸化膜2と、このゲート酸化膜上に形成されたゲート電極3と、シリコン基板1のソース/ドレイン領域に形成された第1の不純物拡散層7,8と、シリコン基板1のソース/ドレイン領域より深い領域に形成された、第1の不純物拡散層より低濃度の第2の不純物拡散層11と、ゲート電極3及び第1の不純物拡散層7,8それぞれの上に形成されたTiシリサイド13と、を具備するものである。
請求項(抜粋):
半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板のソース/ドレイン領域に形成された第1の不純物拡散層と、半導体基板のソース/ドレイン領域より深い領域に形成された、第1の不純物拡散層より低濃度の第2の不純物拡散層と、ゲート電極及び第1の不純物拡散層それぞれの上に形成されたシリサイドと、を具備することを特徴とする半導体装置。
IPC (3件):
H01L 29/78
, H01L 21/28 301
, H01L 21/336
FI (3件):
H01L 21/28 301 T
, H01L 29/78 301 S
, H01L 29/78 301 P
Fターム (23件):
4M104BB01
, 4M104CC05
, 4M104DD37
, 4M104DD78
, 4M104DD84
, 4M104FF31
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH04
, 5F040DA14
, 5F040DA18
, 5F040EC01
, 5F040EC07
, 5F040EC13
, 5F040EF02
, 5F040EF11
, 5F040EF14
, 5F040EH02
, 5F040FA07
, 5F040FB02
, 5F040FC11
, 5F040FC19
引用特許:
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