特許
J-GLOBAL ID：200903004081463531

SRAM回路

発明者：
中田 俊司

中田 俊司 について


出願人/特許権者：
日本電信電話株式会社

日本電信電話株式会社 について


代理人 (2件)： 三好 秀和 ,  勝 治人
公報種別：公開公報
出願番号（国際出願番号）：特願2008-017467
公開番号（公開出願番号）：特開2009-181604
出願日： 2008年01月29日
公開日（公表日）： 2009年08月13日
要約：
【課題】SRAMにおいて書き込みポートを共有化することにより1メモリセルのトランジスタ数を低減する回路構成を実現し、断熱充電の方法を用いて緩やかに充電する回路構成を実現し、最大電流の低減を行いエレクトロマイグレーションによる配線断線の問題を解決し、ナノスケールのSRAM回路を実現する。【解決手段】二つのインバーターを持ち、互いの出力を互いの入力とするフリップフロップFFと、ビット線へ信号を伝達するトランスファートランジスタを有するSRAM回路において、読み出し時にメモリセルCellからの読み出し信号を、ソースを接地したnMOSFETのゲート部分に入力し、このnMOSFETのドレインとビット線とをnMOSFETにより接続した回路を、複数のメモリセル行に対して共有し、書き込み時にビット線からの信号を伝達するトランスファートランジスタを複数のメモリセル行に対して共有する。【選択図】図1
請求項（抜粋）：
二つのインバータと、互いの出力を互いの入力とする一組のフリップフロップと、前記フリップフロップとビット線との間で信号を伝達するトランスファートランジスタと、を有してデータの書き込みと読み出しを行うためのSRAM回路において、 前記データの読み出し時において、メモリセルからの読み出し信号をソースを接地したnMOSFETのゲート部分に入力し、このnMOSFETのドレインとビット線とを他のnMOSFETにより接続して複数のメモリセル行において共有する共有読み出しポートを構成し、 前記書き込み時にビット線からの信号を伝達するトランスファートランジスタを、複数のメモリセル行に対して共有する共有書き込みポートを構成し、もって1セル6トランジスタ数の回路を構成することを特徴とするSRAM回路。
IPC (1件)：
G11C 11/41
FI (1件)：
G11C11/34 K
Fターム (5件)：
5B015HH01 ,  5B015JJ11 ,  5B015KA09 ,  5B015KA37 ,  5B015NN01
引用特許：
審査官引用 (12件)
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