特許

J-GLOBAL ID：200903004102756593

二重化プロセッサ装置

発明者： 小宮 浩義
出願人/特許権者： 横河電機株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2004-237855
公開番号（公開出願番号）：特開2006-058982
出願日： 2004年08月18日
公開日（公表日）： 2006年03月02日
要約：

【課題】 通常時変動しないメモリセルであっても、メモリセルのスタック故障を故障発生からより短時間に検出することができる二重化プロセッサ装置を実現する。【解決手段】 プロセッサが第1プロセッサ及び第2プロセッサにより二重化され、これら第1プロセッサ及び第2プロセッサにそれぞれ第1メモリ及び第2メモリが設けられた二重化プロセッサ装置に関するものである。 第1メモリと第2メモリに対して、データをそのまま書き込むか反転して書き込むかを指定する反転制御ビットをそれぞれ設定し、第1メモリと第2メモリに設定する反転制御ビットのビット状態は互いに反転関係にし、第1メモリと第2メモリに設定する反転制御ビットを交互に入れ替えるビット設定手段と、反転制御ビットのビット状態に基づいて、第1メモリと第2メモリの一方には非反転データを書き込み、他方には反転データを書き込む書込み制御手段とを設けた。【選択図】 図1

請求項（抜粋）：

プロセッサが第1プロセッサと第2プロセッサにより二重化され、これら第1プロセッサと第2プロセッサにそれぞれ第1メモリと第2メモリが設けられた二重化プロセッサ装置において、 前記第1メモリと第2メモリに対して、データをそのまま書き込むか反転して書き込むかを指定する反転制御ビットをそれぞれ設定し、前記第1メモリと第2メモリに設定する前記反転制御ビットのビット状態は互いに反転関係にし、前記第1メモリと第2メモリに設定する前記反転制御ビットを交互に入れ替えるビット設定手段と、 前記反転制御ビットのビット状態に基づいて、前記第1メモリと第2メモリの一方には非反転データを書き込み、他方には反転データを書き込む書込み制御手段と、 を有することを特徴とする二重化プロセッサ装置。

IPC (3件)：

G06F 12/16 ,  G06F 11/16 ,  G06F 11/18

FI (3件)：

G06F12/16 310J ,  G06F11/16 310H ,  G06F11/18 310C

Fターム (9件)：

5B018GA04 ,  5B018HA05 ,  5B018HA35 ,  5B018MA01 ,  5B018QA16 ,  5B034AA02 ,  5B034CC01 ,  5B034CC02 ,  5B034DD03

引用特許：

出願人引用 (1件)

• 二重化コンピュータ装置
  公報種別：公開公報   出願番号：特願平5-026581   出願人：横河電機株式会社