半導体集積回路装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-126142
公開番号（公開出願番号）：特開2001-308180
出願日： 2000年04月26日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】プラズマによって発生した電荷によりMISFETのゲート絶縁膜に高電圧がかかることによりゲート絶縁膜が破壊することを防ぐ。【解決手段】埋め込み配線26を形成した後に、埋め込み配線20に達する接続孔29を形成し、続けて埋め込み配線20と埋め込み配線26とを接続するプラグ30を形成する。

請求項１：

(a)半導体素子が形成された半導体基板の主面上に第1絶縁膜を形成し、前記第1絶縁膜上または前記第1絶縁膜に形成された第1配線溝内に、前記半導体素子に接続される第1配線を形成する工程、(b)前記第1配線上に第2絶縁膜を形成する工程、(c)前記第2絶縁膜をエッチングすることによって第2配線溝を形成する工程、(d)前記第2配線溝の内部を含む前記第2絶縁膜の上部に第1導電性膜を堆積する工程、(e)前記第2配線溝の外部の前記第1導電性膜を化学的および機械的に研磨して、前記第2配線溝内に前記第1導電性膜を残すことにより第2配線を形成する工程、(f)前記第2配線上にプラズマを含む雰囲気中で第3絶縁膜を形成する工程、(g)前記第2絶縁膜および前記第3絶縁膜をエッチングすることにより第1配線に達する接続孔を形成する工程、(h)前記接続孔内に前記第1配線と第2配線とを接続するプラグを形成する工程、を含み、前記第2配線溝は、前記接続孔内部の一部に前記第2配線が残る形状となるように形成することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 21/768 , H01L 29/78 , H01L 21/336

FI (2件)：

H01L 21/90 A , H01L 29/78 301 Y

Fターム (57件)：

5F033HH11 , 5F033HH32 , 5F033HH33 , 5F033JJ19 , 5F033JJ33 , 5F033KK01 , 5F033KK04 , 5F033KK19 , 5F033KK34 , 5F033MM01 , 5F033MM08 , 5F033MM12 , 5F033MM13 , 5F033NN06 , 5F033NN07 , 5F033PP09 , 5F033PP15 , 5F033PP16 , 5F033PP19 , 5F033PP26 , 5F033QQ09 , 5F033QQ10 , 5F033QQ11 , 5F033QQ13 , 5F033QQ14 , 5F033QQ25 , 5F033QQ48 , 5F033QQ58 , 5F033QQ65 , 5F033QQ73 , 5F033QQ75 , 5F033QQ91 , 5F033RR04 , 5F033RR06 , 5F033RR09 , 5F033RR11 , 5F033SS04 , 5F033SS11 , 5F033SS15 , 5F033SS21 , 5F033TT02 , 5F033TT08 , 5F033XX31 , 5F040EC02 , 5F040EC04 , 5F040EC07 , 5F040EC26 , 5F040EF02 , 5F040EH01 , 5F040EH02 , 5F040EH07 , 5F040EJ03 , 5F040EJ07 , 5F040EK05 , 5F040FA05 , 5F040FB02 , 5F040FC21

前のページに戻る