特許

J-GLOBAL ID：200903004123950519

誘電体の厚さが一様でない電気的消去及びプログラム可能な読取専用記憶装置

発明者： クオ ディ-ソン ,  ツォウ レン-ユアン ,  シンプソン マーク ,  マクハージー サティエンドラナス
出願人/特許権者： フィリップス エレクトロニクス ネムローゼ フェンノートシャップ
代理人 (1件)： 沢田 雅男
公報種別：公表公報
出願番号（国際出願番号）：特願平9-504276
公開番号（公開出願番号）：特表平10-505464
出願日： 1996年06月14日
公開日（公表日）： 1998年05月26日
要約：

【要約】本発明の、電気的消去及びプログラム可能な読取専用記憶装置(EEPROM)には、半導体本体の窪みに絶縁制御ゲートと絶縁浮動ゲートが設けられている。浮動ゲートと半導体本体とを分離するため、窪みの側壁に沿って誘電体層が堆積される。誘電体層の厚さは、残りの側壁に沿った酸化ゲートの電界を強めてプログラミング速度を向上させるため、窪みの側壁の少なくとも一つに沿った誘電体層の厚さが、窪みの他の側壁に沿った誘電体層の厚さよりも厚い。

請求項（抜粋）：

第1導電型式の第1半導体層と、前記第1半導体層上に堆積され、かつ当該第1層のドーピングレベルよりも低いドーピングレベルを有する第1導電型式の第2半導体層とを有し、前記第1及び第2層は共に電気的消去及びプログラム可能な読取専用記憶装置のセルのソース領域を形成し、前記第2層に堆積された第1形式の第2半導体層に対向し、かつ当該読取専用記憶装置の表面に延在する第2導電型式の第3半導体層と、前記第3層に部分的に設けられ、かつ当該読取専用記憶装置のドレイン領域を形成する第1導電型式の第4表面接触半導体層と、前記第3及び第4層を、そして部分的に第2層を介して延在する窪みとを有し、当該窪みが平面及び側壁部を備え、当該窪みの側壁部と隣接する第3層の部分に配置され、かつ前記第2領域から第4領域に延在するチャネル領域と、この側壁部と窪みの平面を覆うゲート誘電体と、ゲート誘電体上において窪みの側壁及び平面に隣接して延在する浮動ゲートと、当該浮動ゲートの少なくとも内側の側壁及び平面を覆う相互誘電体と、相互誘電体上に堆積され、かつ浮動ゲートによりチャネル領域から分離された制御ゲートとを有する電気的消去及びプログラム可能な読取専用記憶装置において、 前記集積誘電体上に堆積され、かつ前記浮動ゲートにより前記チャネル領域から分離された制御ゲートを有することを特徴とする電気的消去及びプログラミングが可能な読取専用記憶装置。

IPC (5件)：

H01L 21/8247 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 29/78 371 ,  H01L 27/10 434 ,  G11C 17/00 621 A