特許

J-GLOBAL ID：200903004134180022

メモリアクセス方式

発明者： 高沢 靖昌
出願人/特許権者： 富士ファコム制御株式会社
代理人 (1件)： 大菅 義之
公報種別：公開公報
出願番号（国際出願番号）：特願平4-140354
公開番号（公開出願番号）：特開平5-334176
出願日： 1992年06月01日
公開日（公表日）： 1993年12月17日
要約：

【要約】【目的】本発明の目的は、CPU及びバスマスタのメモリのアクセス時間の遅れを少なくすることである。【構成】DMA検出回路21は、バスアビトレーション信号、例えばバスマスタのバス要求信号、CPUのバス開放許可信号等の変化からバスの使用権がCPUからバスマスタ、あるいはバスマスタからCPUへ移行したことを検出したなら、バス権移行信号aをオアゲート22に出力してDRAMコントローラ23へバスの使用権が移行したことを通知する。すると、DRAMコントローラ23は、次のアクセスのアドレスが確定する前に、RAS信号を一定時間非アクティブにしてページモードを終了させる。このとき、バスの使用権が移行しなければ、DRAMコントローラ23は、次のアクセスまでRAS信号をアクティブのままにしてページモードを継続させる。

請求項（抜粋）：

CPU又はバスマスタがバスの使用権を得てメモリに対するアクセスを行うシステムにおいて、バスアビトレーション信号の変化から、バスの使用権がCPUからバスマスタへ、あるいはバスマスタからCPUへ移行したことを検出する検出手段(1)と、この検出手段(1)でバスの使用権が移行したことを検出した場合に、次のアクセスのアドレスが確定する前にRAS信号を所定時間非アクティブにしてページモードを終了させる制御手段(2)とを備えることを特徴とするメモリアクセス方式。

IPC (3件)：

G06F 12/02 550 ,  G06F 13/18 510 ,  G06F 13/28 310