特許
J-GLOBAL ID：200903004134484986
フラッシュメモリ装置の感知増幅回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2002-015522
公開番号（公開出願番号）：特開2002-237194
出願日： 2002年01月24日
公開日（公表日）： 2002年08月23日
要約：
【要約】【課題】 データライン(又はビットライン)を要求される電圧にプリチャージするのにかかる時間を短縮できるフラッシュメモリ装置の感知増幅回路を提供する。【解決手段】 フラッシュメモリ装置の感知増幅回路は、データライン(又はデータラインに電気的に連結されたビットライン)をプリチャージする第1及び第2プリチャージ部200,300を含む。第1及び第2プリチャージ部200,300はデータラインに各々連結される。第1プリチャージ部200はデータラインの電圧変化に従って可変される電流をデータラインに供給し、第2プリチャージ部300はデータラインの電圧変化に関係なく、一定の電流をデータラインに供給する。
請求項（抜粋）：
複数の電気的に消去及びプログラム可能なメモリセルと、選択されたメモリセルに対応するビットラインをデータラインに電気的に連結するデコーディング手段とを含むフラッシュメモリ装置で、前記ビットラインの電圧変化を感知して前記選択されたメモリセルのオン/オフ状態を判別する感知増幅回路は、プリチャージ区間の間、一定のバイアス電圧を発生するバイアス部と、前記データラインに連結され、前記データラインの電圧変化に関係なく、前記バイアス電圧によって決定された一定の電流を前記データラインに供給する第2プリチャージ部と、前記データラインに連結され、感知区間の間、前記ビットラインの電圧変化を感知して前記選択されたメモリセルのオン/オフ状態に対応するデータ信号を出力する感知部とを含むことを特徴とするフラッシュメモリ装置の感知増幅回路。
FI (2件)：
G11C 17/00 634 B
, G11C 17/00 634 C
5B025AD05
, 5B025AD11
, 5B025AE05
出願人引用 (5件)
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審査官引用 (5件)
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