特許

J-GLOBAL ID：200903004144918739

半導体集積回路

発明者： 伊藤 孝行
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-058715
公開番号（公開出願番号）：特開平5-264664
出願日： 1992年03月17日
公開日（公表日）： 1993年10月12日
要約：

【要約】【目的】 本発明は半導体集積回路に関し、試験時の低消費電力化を図る半導体集積回路を提供することを目的としている。【構成】 試験すべき複数のレジスタからなるテストデータレジスタ部と、該テストデータレジスタ部の各レジスタにクロック信号を供給するTAPコントローラと、該TAPコントローラによって生成される命令を一時格納するインストラクションレジスタと、該インストラクションレジスタに格納された命令を解析するインストラクションデコーダと、該TAPコントローラからのクロック信号を該テストデータレジスタ部の各レジスタに出力するかどうかを選択的に切り換える切換手段とを備え、前記切換手段は、前記インストラクションデコーダの解析結果に基づいて、前記テストデータレジスタ部中の試験対象となるレジスタに対してのみクロック信号を供給するように構成する。

請求項（抜粋）：

試験すべき複数のレジスタからなるテストデータレジスタ部と、該テストデータレジスタ部の各レジスタにクロック信号を供給するTAPコントローラと、該TAPコントローラによって生成される命令を一時格納するインストラクションレジスタと、該インストラクションレジスタに格納された命令を解析するインストラクションデコーダと、該TAPコントローラからのクロック信号を該テストデータレジスタ部の各レジスタに出力するかどうかを選択的に切り換える切換手段と、を備え、前記切換手段は、前記インストラクションデコーダの解析結果に基づいて、前記テストデータレジスタ部中の試験対象となるレジスタに対してのみクロック信号を供給することを特徴とする半導体集積回路。

引用特許：

審査官引用 (3件)

• 特開平4-211842
  
• 特開平3-248067
  
• 特開平4-077826