特許

J-GLOBAL ID：200903004185373240

半導体装置およびその実装方法

発明者： 宮沢 郁也
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-057864
公開番号（公開出願番号）：特開平10-256423
出願日： 1997年03月12日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】 低価格化と高歩留まりが達成でき、またキャリア基板への高密度実装を可能とすることで、小型化・マルチチップ化が達成できる半導体装置、および良好な実装性を達成することが出来る半導体の実装方法。【解決手段】 片面単層基板で、スルーホールをもたないキャリア基板10の半導体チップ2を接合した面と同一面に、半導体装置12を回路基板に接続するための接続電極11を、モールド5部の周囲に線状・千鳥状・格子状に設ける。接続電極11以外の上にはレジスト9が形成されている。そして、半導体装置12のモールド5部を回路基板側にして、接続用電極11と回路基板の接続電極を、はんだもしくは導電性樹脂で接合する。

請求項（抜粋）：

キャリア基板上に半導体チップを実装する半導体装置において、前記キャリア基板がスルーホール部を持たない片面の単層基板で、該単層基板上に、半導体装置と回路基板とを接続するための端子電極が形成されており、該端子電極が形成された面と同一面上に半導体チップが搭載されていることを特徴とする半導体装置。

IPC (3件)：

H01L 23/12 ,  H05K 3/32 ,  H05K 3/34 507

FI (4件)：

H01L 23/12 Q ,  H05K 3/32 B ,  H05K 3/34 507 C ,  H01L 23/12 L