特許

J-GLOBAL ID：200903004187361290

半導体装置の製造方法

発明者： 柳平 靖
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-151668
公開番号（公開出願番号）：特開2001-332617
出願日： 2000年05月23日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】 微細接続孔に起因する配線のカバレージ不足によるコンタクト不良の発生を抑制できる半導体装置の製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、絶縁膜1上に第1のAl合金膜を形成し、第1のAl合金膜上に金属ストッパー層2を形成し、金属ストッパー層上に第2のAl合金膜を形成し、第1、第2のAl合金膜及び金属ストッパー層をエッチングすることにより、第1のAl合金膜からなる下層配線3aを形成し、金属ストッパー層をエッチングストッパーとして第2のAl合金膜をエッチングすることにより、金属ストッパー層上に第2のAl合金膜からなる接続部材7aを形成し、下層配線及び接続部材の上に層間絶縁膜5を形成し、層間絶縁膜をエッチバック又はCMP研磨することにより、接続部材の上部を露出させ、接続部材上に上層配線8を形成するものである。

請求項（抜粋）：

絶縁膜上に配線材料膜を形成する工程と、この配線材料膜をエッチングすることにより、配線材料膜からなる下層配線及びその上の接続部材を形成する工程と、下層配線及び接続部材の上に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチバック又はCMP研磨することにより、上記接続部材の上部を露出させる工程と、接続部材上に上層配線を形成する工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3205

FI (2件)：

H01L 21/90 B ,  H01L 21/88 K

Fターム (17件)：

5F033HH09 ,  5F033JJ09 ,  5F033KK09 ,  5F033KK23 ,  5F033KK33 ,  5F033NN19 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ23 ,  5F033QQ24 ,  5F033QQ31 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS11 ,  5F033XX04 ,  5F033XX09