特許
J-GLOBAL ID：200903004189985100
クロック再生装置
発明者：
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出願人/特許権者：
代理人 (1件)：
早川 誠志
公報種別：公開公報
出願番号（国際出願番号）：特願平9-202247
公開番号（公開出願番号）：特開平11-032031
出願日： 1997年07月11日
公開日（公表日）： 1999年02月02日
要約：
【要約】【課題】 高い伝送レートのデータ信号から確実にクロック信号を再生する。【解決手段】 データ入力端子20に入力されるビット周期TのNRZデータ信号をRZデータ信号に変換する信号変換回路21と、遅延時間が3T/2に設定された自走発振回路25との間に、遅延加算回路22を設ける。遅延加算回路22は、信号変換回路21からRZデータ信号のパルスを1つ受ける毎に、そのパルスを含めて2つのパルスをT時間間隔で自走発振回路25に入力して、入力データ信号に同期したクロック信号を自走発振回路25から出力させる。
請求項（抜粋）：
ディジタルのデータ信号を入力するためのデータ入力端子(20)と、前記データ入力端子に入力されたデータ信号を該データ信号のビット周期Tの整数倍の時間遅延し、該遅延したデータ信号と前記データ入力端子に入力されたデータ信号との論理加算を行なって、前記データ入力端子にデータ信号が1パルス入力される毎に該入力されたパルスを含めて複数個のパルスをT時間間隔で出力する遅延加算回路(22)と、前記遅延加算回路の出力を受ける第1の入力端子と帰還信号を受ける第2の入力端子の2つの入力端子に入力される信号の論理和を第1の出力端子から出力し、該論理和の反転結果を第2の出力端子から出力するように構成された論理回路(26)と、該論理回路の第2の出力端子から出力される信号を(2・N+1)T/2時間(Nは1以上の整数)遅延して前記論理回路の第2の入力端子に帰還信号として入力する遅延回路(27)とを有し、前記データ入力端子に入力されるデータ信号に同期したクロック信号を前記論理回路の第1の出力端子から出力する自走発振回路(25)とを備えたクロック再生装置。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H04L 25/40 C
