特許

J-GLOBAL ID：200903004207291456

半導体装置及びその製造方法

発明者： 白畑 正芳 ,  北澤 雅志 ,  太田 和伸
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-346837
公開番号（公開出願番号）：特開2000-174135
出願日： 1998年12月07日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】 ゲート酸化膜内に固定電荷を形成することにより、シングルゲート構造で、かつN、P両方の型のトランジスタが表面チャネル型である半導体装置およびその製造方法を提供する。【解決手段】 ゲート電極に接続された電極とNウェル上のN+領域に接続された電極との間に電位をかけ、基板から電子を高エネルギーで注入し、ゲート酸化膜内にマイナスの固定電荷を1E11cm-2〜lE14cm-2の範囲で形成する。これにより、シングルゲートを用いてかつ、表面チャネル型のMOSFETで適正なVthが得られるので、デュアルゲートの問題点である、プロセスフローの複雑さ、エッチングレートが異なることによる残さやエッチング突き抜け、またはホウ素の突き抜けによるゲート酸化膜の信頼性の低下等を避けることができる。

請求項（抜粋）：

第一導電型の半導体基板と、前記第一導電型の半導体基板の表面に形成された第一導電型のウェルと、前記第一導電型の半導体基板の表面に形成された第二導電型のウェルと、前記第一導電型のウェルと前記第二導電型のウェルとに亘って熱酸化により形成されたゲート誘電膜と、前記ゲート誘電膜上に形成された第二導電型の多結晶シリコン層と、前記第二導電型の多結晶シリコン層をエッチングして形成されたゲートと、前記ゲートにCVD酸化膜により形成されたサイドウォールと、前記ゲート誘電膜中の第二導電型の固定電荷とを備えたことを特徴とする半導体装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (2件)：

H01L 27/08 321 C ,  H01L 29/78 301 G

Fターム (18件)：

5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040ED00 ,  5F040EF02 ,  5F040EK05 ,  5F040FA05 ,  5F040FB02 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB11 ,  5F048BB14 ,  5F048BE03 ,  5F048BG13 ,  5F048DA25