特許
J-GLOBAL ID：200903004228414124
半導体装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-166315
公開番号（公開出願番号）：特開平6-349926
出願日： 1993年06月12日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 テストパッドが設けられることによるチップ面積の増大を抑制し、半導体装置の低コスト化を図る。また、チップ面積からくる制約を解き、半導体装置の試験調整処理を簡素化して、テストプログラム等の設計効率を高める。【構成】 ゲートアレイ集積回路及びディジタル・アナログ混載集積回路等において、試験調整のためのテストパッドTP1及びTP2を、対応するチップCHP2の形成領域外つまりチップ切断のためのスクライブ領域SZに形成するとともに、テストパッドTP1及びTP2と対応するチップCHP2の内部集積回路LCとの間に設けられる金属配線層を、試験調整終了後はヒューズF1及びF2によって切断状態とし、この金属配線層を配置するために切断状態にあったガードリングGRを、量産時には接続状態に戻す。
請求項（抜粋）：
試験調整のためのテストパッドが、対応するチップの形成領域外に形成されることを特徴とする半導体装置。
IPC (2件)：
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