特許

J-GLOBAL ID：200903004253595559

半導体インダクタ回路及び半導体集積回路装置

発明者： 橋本 正美
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2004-146436
公開番号（公開出願番号）：特開2005-328455
出願日： 2004年05月17日
公開日（公表日）： 2005年11月24日
要約：

【課題】 従来の集積回路に搭載した半導体インダクタは大きなヘンリー数を確保できなかった。その為、コイルは外付け部品としたり、仮に集積回路に内蔵しても、コスト上昇を招く回路手法を用いたり、製造工程において、相性が悪く、信頼性に問題のある磁性体材料等を用いる必要があった。【解決手段】 オペアンプと抵抗素子、もしくはキャパシタ素子を組み合わせた第1および、第2の負性インピーダンス回路を組み合わせ、正のインダクタンス値を持たせる。かつ抵抗素子、キャパシタ素子の値を適切に選択することにより、大きなヘンリー数の半導体インダクタを集積回路内部に構成する。【選択図】 図1

請求項１：

電気信号を受ける信号入力端子と、 第1電源端子と、第2電源端子と、 前記第1電源端子と、第2電源端子を電源とする第1演算増幅器と、抵抗素子もしくはキャパシタ素子からなる第1インピーダンス素子、第2インピーダンス素子、第3インピーダンス素子とを有し、前記第1インピーダンス素子は前記第1演算増幅器の第1入力端子と第2電源端子とに接続され、前記第2インピーダンス素子は前記第1演算増幅器の第1入力端子と出力端子とに接続され、前記第3インピーダンス素子は前記第1演算増幅器の第2入力端子と出力端子とに接続された構成からなる第1負性インピーダンス回路と、 前記第1電源端子と、第2電源端子を電源とする第2演算増幅器と、抵抗素子もしくはキャパシタ素子からなる第4インピーダンス素子、第5インピーダンス素子とを有し、前記第4インピーダンス素子は前記第2演算増幅器の第1入力端子と出力端子とに接続され、前記第5インピーダンス素子は前記第1演算増幅器の第2入力端子と出力端子とに接続された構成からなる第2負性インピーダンス回路とからなり、 前記第1演算増幅器の第2入力端子と前記第2演算増幅器の第1入力端子が接続され、前記第2演算増幅器の第2入力端子は前記信号入力端子に接続されたことを特徴とする半導体インダクタ回路。

IPC (3件)：

H03H11/48 ,  H01L21/822 ,  H01L27/04

FI (2件)：

H03H11/48 A ,  H01L27/04 F

Fターム (14件)：

5F038AC00 ,  5F038AR00 ,  5F038AZ04 ,  5F038AZ05 ,  5F038DF01 ,  5F038EZ20 ,  5J098AA03 ,  5J098AA11 ,  5J098AA14 ,  5J098AB02 ,  5J098AC06 ,  5J098AD26 ,  5J098GA02 ,  5J098GA04

引用特許：

出願人引用 (2件)

• 特許公開平8-316787(図12、図13)
  
• 実用新案公開平5-13053(代表図)