特許

J-GLOBAL ID：200903004257183522

MOS型半導体装置及びその製造方法

発明者： 木村 祐一
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平8-085915
公開番号（公開出願番号）：特開平9-246551
出願日： 1996年03月13日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】 薄いゲート酸化膜の経時絶縁破壊に対する信頼性を確保する。【解決手段】 ゲート酸化膜303上にゲート電極となるノンドープポリシリコン膜304を200nmの厚さに形成し、砒素を注入エネルギー50keV、ドーズ量3×1015/cm2で注入する。砒素の不純物濃度のピークはポリシリコン膜表面から30nm程度の浅い位置に形成される。その後、所定の工程を経てMOSトランジスタを形成する。深さ方向の不純物濃度分布において最高濃度となる部分をポリシリコン中の浅い領域に形成することによって、ポリシリコン/ゲート酸化膜界面のピーク濃度を低く制御できる。

請求項（抜粋）：

シリコン基板上にゲート絶縁膜とその上にN型不純物を含有したポリシリコン膜を具備しており、そのポリシリコン膜とゲート絶縁膜界面近傍での不純物濃度のピーク値が4×1019〜3×1021/cm3の範囲内にあることを特徴とするMOS型半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/28 301 ,  H01L 21/336

FI (5件)：

H01L 29/78 301 G ,  H01L 21/28 301 A ,  H01L 21/265 A ,  H01L 21/265 P ,  H01L 29/78 301 L