特許
J-GLOBAL ID：200903004268992554
半導体装置
発明者：
出願人/特許権者：
代理人 (2件)：
佐野 静夫
, 林田 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2007-123408
公開番号（公開出願番号）：特開2008-282859
出願日： 2007年05月08日
公開日（公表日）： 2008年11月20日
要約：
【課題】チャネル領域のホール移動度を向上させることによって、オン抵抗を低減させることが可能な半導体装置を提供する。【解決手段】このトレンチゲート型のMOSFET(半導体装置)50は、主表面の結晶面が(110)面であるp型のシリコン基板1と、シリコン基板1上に形成されたエピタキシャル層2と、エピタキシャル層2に形成され、シリコン基板1の厚み方向(矢印Z方向)と平行な側壁を含むトレンチ3と、トレンチ3内にゲート絶縁膜4を介して形成されたゲート電極5と、トレンチ3の側壁に沿って形成されるn型のチャネル領域2bと、シリコン基板1の厚み方向(矢印Z方向)に、チャネル領域2bを挟むように形成されたp型のソース領域2cおよびp型のドレイン領域2aとを備えている。また、トレンチ3は、側壁の結晶面が(110)面となるように形成されている。【選択図】図1
請求項（抜粋）：
主表面の結晶面が(110)面、または、(110)面に対して所定のオフ角度で傾斜するオフ面であるp型の半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層に形成され、前記半導体基板の厚み方向と平行な側壁を含むトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチの側壁に沿って形成されるn型のチャネル領域と、
前記半導体基板の厚み方向に、前記チャネル領域を挟むように形成されたp型のソース領域およびp型のドレイン領域とを備えることを特徴とする、半導体装置。
IPC (3件)：
H01L 29/78
, H01L 29/12
, H01L 21/336
H01L29/78 653C
, H01L29/78 652T
, H01L29/78 658E
, H01L29/78 658G
, H01L29/78 658F
, H01L29/78 658A
