特許

J-GLOBAL ID：200903004283203604

クロック生成回路、及び半導体集積回路

発明者： 森 和孝 ,  北村 暢章
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-021968
公開番号（公開出願番号）：特開平7-212201
出願日： 1994年01月21日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】 本発明の目的は、狭幅パルス列のクロックを容易に生成するための技術を提供することにある。【構成】 クロック信号出力のための出力端子の論理変化に起因する、クロック伝達経路10の遠端部での論理変化に基づいてフリップフロップELがリセットされることにより、診断用クロック信号φm,φsのパルス幅を規制するように、クロック生成回路20を形成することにより、クロック信号の後縁決定の的確化を図るとともに、クロック生成回路の構成の簡略化、及び占有面積の低減を図る。

請求項（抜粋）：

クロック伝達経路に所定パルス幅のクロック信号を供給するためのクロック生成回路において、出力端子及びリセット端子を備えたフリップフロップを含み、このフリップフロップの出力端子にクロック伝達経路が結合されるとともに、このクロック伝達経路遠端部の論理が上記フリップフロップのリセット端子に伝達されるように結合され、上記出力端子の論理変化に起因する上記クロック伝達経路遠端部での論理変化に基づいて上記フリップフロップがリセットされるように構成されたことを特徴とするクロック生成回路。

IPC (4件)：

H03K 5/13 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 5/151

FI (2件)：

H01L 27/04 H ,  H03K 5/15 C