特許
J-GLOBAL ID：200903004312799171
キヤツシユ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-168607
公開番号（公開出願番号）：特開平5-020188
出願日： 1991年07月10日
公開日（公表日）： 1993年01月29日
要約：
【要約】【構成】CPU1の主記憶装置2に対する読出しが発生すると、キャッシュ制御部3はアドレス線6の情報によりキャッシュメモリ4に既に存在するか判定し、無ければ、入替データ量決定部12で制御情報線8の情報から入替データ量を決定する。バス制御部13により、システムバス制御部5を制御し主記憶装置2からデータを取出しキャッシュメモリ4へ書込む。その後キャッシュ管理テーブル14の有効フラグを設定する。【効果】空間的局所性のあるプログラムおよび命令の入れ替え量を多くし、空間的局所性の少いプログラムおよびデータの入れ替え量を少くすることで、先読みによる効果を上げ、入れ替え待ち時間を少くし、また無効なデータの読み出しを防ぐことができる。
請求項（抜粋）：
処理装置と主記憶装置の間のバッファ記録であるキャッシュメモリを制御するキャッシュ制御装置において、キャッシュミスヒットが発生した場合にアドレス情報及び命令読出しかデータ読出しかの情報により入替メモリ量を決定する手段と、前記入替メモリ量に応じた回数だけ前記主記憶装置メモリリード要求を行いリードデータを該当ブロックへ取込みキャッシュ管理テーブル上の取込みデータに対応するキャッシュメモリ有効/無効フラグを有効にする手段とを備えることを特徴とするキャッシュ制御装置。
引用特許：
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