特許
J-GLOBAL ID：200903004331691098
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
須田 正義
公報種別：公開公報
出願番号（国際出願番号）：特願平9-275705
公開番号（公開出願番号）：特開平11-121466
出願日： 1997年10月08日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 厚いシリコンウェーハを用いて製造した場合に高抵抗率層の厚さを薄くでき、素子の応答速度及びサージ耐量を向上させる。第1及び第2凹部の深さが大きい場合にも低抵抗率層の外面に露呈しかつこの低抵抗率層にそれぞれ内包される別の不純物拡散層を容易に精度良く作製でき、かつウェーハ1枚当りの装置数を多く製造できる。【解決手段】 第1導電型の高抵抗率のシリコンウェーハ10の片面に第1凹部11又は両主面に相対向する第1及び第2凹部11,12をそれぞれ形成した後、凹部11,12を含む主面領域からそれぞれ不純物を拡散して第2導電型の低抵抗率層13を形成して半導体装置を製造する際に、第1及び第2凹部11,12をシリコンウェーハの周辺部10aを除くシリコンウェーハ10のほぼ全主面領域に形成する。
請求項（抜粋）：
第1導電型の高抵抗率のシリコンウェーハ(10)の片面に第1凹部(11)又は両主面に相対向する第1及び第2凹部(11,12)をそれぞれ形成する工程と、前記凹部(11,12)を含む主面領域からそれぞれ不純物を拡散して第2導電型の低抵抗率層(13)を形成する工程とを有する半導体装置の製造方法において、前記凹部(11,12)を前記シリコンウェーハの周辺部(10a)を除く前記シリコンウェーハ(10)のほぼ全主面領域に形成することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/332
, H01L 29/861
H01L 29/747 301
, H01L 29/90 Z
