特許
J-GLOBAL ID：200903004338338733
マイクロプロセッサ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-337714
公開番号（公開出願番号）：特開平7-200412
出願日： 1993年12月28日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】マイクロプロセッサのキャッシュ・ヒット率を改善する。【構成】本発明のマイクロプロセッサは、EXU101と、EAG102と、IDU104と、ACU105と、DCU106と、MMU1101と、DCHE1102と、主記憶108とを備えて構成されており、アクセスの頻度の低いデータをキャッシュメモリに登録することにより、アクセスの頻度の高いデータがキャッシュメモリより追い出されて、当該キャッシュメモリのヒット率が低下することを防止する機能が与えられている。また、その機能に加えて、アクセスの頻度の低いデータの場合においても、当該データを登録すべき領域が空いている時には、キャッシュメモリに登録することにより、その分キャッシュメモリのヒット率を向上させることができるという機能が具備されている。
請求項（抜粋）：
ページング方式の仮想記憶管理機構と、N(正整数)ウェーセットアソシアティブでリプレースをLRU方式により行うキャッシュメモリを内蔵または外部に接続するマイクロプロセッサにおいて、ページテーブルエントリに、値が高い程ページに含まれる命令またはデータがキャッシュに登録され易いことを示すとともに、当該値が最低の時には前記ページに含まれるデータが前記キャッシュメモリに登録されることを禁止されていることを示すビット情報(以下、IPTビットと云う)を、セット単位にて当該キャッシュメモリに格納して形成されるIPCビットを有しており、所定の主記憶装置に対応して、アクセスしているデータを含むページのページ・テーブル・エントリにおける前記IPTビットの値が、最も低い値であるか否かをチェックするビット判定手段と、前記キャッシュメモリに格納されているN本のIPCビットの内から、最も値の低いIPCビットを選択するビット選択手段と、前記ビット選択手段により選択されたIPCビットまたは所定のLRU方式により選択されたIPCビットと、現在のIPTビットを比較照合するビット比較手段と、前記ビット判定手段、ビット選択手段およびビット比較手段の結果により、データを前記キャッシュメモリに登録する手段と、を少なくとも中央処理装置内に備えて構成され、前記IPTビットの示す情報により、データをキャッシュメモリに登録することを禁止されていない場合には、前記ビット選択手段により選択されたIPCビットの値よりもIPTビットの値が高ければ、選択されたIPCビットが対応するエントリにデータを登録し、前記ビット選択手段により選択されたIPCビットの値よりもIPTビットの値が低ければ、選択されたIPCビットが対応するエントリにデータを登録しないことを特徴とするマイクロプロセッサ。
IPC (2件)：
G06F 12/12
, G06F 15/78 510
