特許

J-GLOBAL ID：200903004378689083

等化器用フレーム同期回路

発明者： 浅野 勝洋 ,  占部 健三
出願人/特許権者： 国際電気株式会社
代理人 (1件)： 大塚 学
公報種別：公開公報
出願番号（国際出願番号）：特願平7-186536
公開番号（公開出願番号）：特開平9-018395
出願日： 1995年06月30日
公開日（公表日）： 1997年01月17日
要約：

【要約】【目的】マルチパルス伝送路を介して受信するディジタル受信信号のフレーム同期ジッタに起因する受信品質の劣化を軽減する。【構成】受信サンプルaをフレーム毎に複数のバッファを有する受信バッファ5に記憶する。同期相関回路1で求めた相関値bをもとにフレーム同期判定パルスcを同期判定回路2から出力させ、ディジタル位相同期回路3でフレームタイミングdを得る。フレーム先頭判定回路6を設けて、受信バッファ5内の複数のユニークワード候補の中から等化誤差エネルギの最小値を示す候補を判定し、その先頭位置を指定するフレーム先頭ポイント情報eをメモリ制御回路4に与えて受信バッファ5から指定された受信サンプルgを読み出して等化器7に出力するように構成した。

請求項（抜粋）：

受信サンプルと既知の送信ユニークワードとの相関値を計算して出力する同期相関回路と、前記相関値をもとにフレーム同期判定パルスを発生させる同期判定回路と、前記フレーム同期判定パルスをもとに位相同期を行ってフレームタイミングを発生するディジタル位相同期回路と、冗長なデータを含んだ前記受信サンプルをフレーム毎に記憶する受信バッファと、該受信バッファのデータからフレーム先頭位置を判定しフレーム先頭ポイント情報を出力するフレーム先頭判定回路と、前記フレームタイミングをもとに前記受信バッファへの書込み,読み出しの制御、および前記フレーム先頭ポイント情報に従ったアドレスを前記受信バッファに与え該受信バッファから冗長なデータをとり除いた正確なフレーム内の受信サンプルのみを出力させる制御を行うメモリ制御回路と、前記受信バッファから出力される受信サンプルの等化処理を行い、順次等化結果を出力する等化器とを備えたことを特徴とする等化器用フレーム同期回路。

IPC (3件)：

H04B 7/005 ,  H03H 21/00 ,  H04L 7/08

FI (3件)：

H04B 7/005 ,  H03H 21/00 ,  H04L 7/08 A